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- [发明专利]超结器件及其制造方法-CN201811381201.5有效
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姜峰;肖胜安
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深圳尚阳通科技股份有限公司
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2018-11-20
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2023-09-29
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H01L29/06
- 本发明公开了一种超结器件，超结结构采用多次沟槽刻蚀加填充工艺形成，对应沟槽在纵向上分成两个以上的子沟槽，各子沟槽中填充由第二导电类型子柱并叠加形成第二导电类型柱。在各子沟槽的叠加位置处，通过增加叠加位置处的第二导电类型杂质的总量，来提高叠加位置处的第二导电类型子柱被完全横向耗尽时的第一夹断电压并使第一夹断电压大于的底部的各纵向位置处的夹断电压，以保证反偏时各叠加位置底部的第二导电类型子柱都先于叠加位置夹断。本发明还提供一种超结器件的制造方法。本发明能采用多次沟槽刻蚀加填充形成的超结结构从而降低工艺难度，同时能增加子沟槽的叠加位置处的夹断电压，能提高超结器件的击穿电压。
- 器件及其制造方法
- [发明专利]超结器件及其制造方法-CN201711443356.2有效
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肖胜安
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深圳尚阳通科技股份有限公司
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2017-12-27
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2023-08-29
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H01L29/06
- 本发明公开了一种超结器件，超结结构的PN柱交替排列在N型外延层上，N型外延层形成于半导体衬底上，漏区是在将半导体衬底进行背面减薄完全去除后通过N型离子注入形成于N型外延层背面，使漏区形成一个方便通过离子注入来调节厚度和掺杂浓度的结构，漏区的掺杂浓度在保证能和漏极的金属形成欧姆接触的条件下，通过降低漏区的掺杂浓度或厚度来减少由P型阱和N型外延层之间形成的体二极管在正向导通时的电子注入从而降低器件的Irrm。本发明公开了一种超结器件的制造方法。本发明能减小器件的Irrm，还能同时提高器件的导热性能以及降低对半导体衬底的要求以及能防止半导体衬底的杂质的自扩散对N型外延层的不利影响。
- 器件及其制造方法
- [发明专利]超结器件及其制造方法-CN201811381197.2有效
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肖胜安
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深圳尚阳通科技股份有限公司
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2018-11-20
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2023-08-22
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H01L29/06
- 本发明公开了一种超结器件，超结结构由两层以上的超结子层结构叠加而成，超结子层通过沟槽刻蚀和填充工艺形成，叠层结构采用较低的工艺难度得到较高的高宽比的P型柱；同时将N型半导体衬底的掺杂浓度设置为数量级低于等于最底层外延子层的掺杂浓度的数量级，这样能防止多次沟槽填充对应的热过程所产生的N型半导体衬底的杂质扩散到超结结构中。本发明还公开了一种超结器件的制造方法。本发明的超结结构由两次或两次以上的沟槽填充工艺形成，具有较厚的PN薄层厚度，同时能避免多次沟槽填充所带来的N型衬底向超结结构的外延层进行杂质扩散的问题，使得PN薄层的一致性得到提高。
- 器件及其制造方法
- [发明专利]超结器件及其制造方法-CN202111623574.0在审
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肖胜安;曾大杰;干超
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上海鼎阳通半导体科技有限公司
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2021-12-28
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2023-07-07
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H01L29/06
- 本发明公开了一种超结器件，包括至少两层以上的沟槽填充式PN子柱，至少部分区域的第二导电类型柱中具有混合掺杂层；在具有混合掺杂层的第二导电类型柱的第一层到次顶层的第二导电类型子柱中，至少一层以上的第二导电类型子柱中形成有混合掺杂层；混合掺杂层被同一层的第二导电类型子柱包围，混合掺杂层的掺杂杂质由第一和第二部分杂质叠加而成并具有第二导电类型的净掺杂，第一部分杂质由同一层的第二导电类型子柱本身所具有的第二导电类型杂质组成，第二部分杂质为以上一层的沟槽为自对准条件进行第一导电类型离子注入形成的杂质。为此，本发明还公开了一种超结器件的制造方法。本发明能改善器件的体二极管的反向恢复特性。
- 器件及其制造方法
- [发明专利]超结器件及其制造方法-CN202111626037.1在审
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肖胜安;曾大杰;干超
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上海鼎阳通半导体科技有限公司
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2021-12-28
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2023-06-30
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H01L29/06
- 本发明公开了一种超结器件，包括至少两层以上的沟槽填充式PN子柱，超结结构的至少部分区域的第二导电类型柱中具有第一导电类型掺杂的浮空层；在具有浮空层的第二导电类型柱的第一层到次顶层的第二导电类型子柱中，至少一层以上的第二导电类型子柱中形成有浮空层；浮空层被同一层的第二导电类型子柱包围，浮空层由以浮空层的上一层的沟槽为自对准条件的第一导电类型离子注入区组成，浮空层在横向扩散和纵向扩散后保持被同一层的第二导电类型子柱包围。为此，本发明还公开了一种超结器件的制造方法。本发明能改善器件的体二极管的反向恢复特性。
- 器件及其制造方法
- [发明专利]超结器件及其制造方法-CN202111623594.8在审
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肖胜安;曾大杰
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上海鼎阳通半导体科技有限公司
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2021-12-28
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2023-06-30
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H01L29/06
- 本发明公开了一种超结器件，包括至少两层以上的沟槽填充式PN子柱，超结结构的至少部分区域中具有阻断层；在具有阻断层的区域中，阻断层的上下两层PN子柱之间形成有第一导电类型的第三外延子层；阻断层位于上下两层的第二导电类型子柱之间；具有阻断层的第二导电类型柱中至少包括一层阻断层；位于阻断层之上的各层PN子柱的击穿电压为第一电压；阻断层完全耗尽的电压为第二电压；第二电压小于第一电压；上下两层第一导电类型子柱的第三外延子层组成连接层，连接层中增加有第一导电类型离子注入杂质。本发明还公开了一种超结器件的制造方法。本发明能降低器件在Vds很小时的Cds，提升器件的Cgd和体二极管的反向恢复特性，还能降低导通电阻。
- 器件及其制造方法
- [发明专利]超结器件及其制造方法-CN202111623601.4在审
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肖胜安;曾大杰
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上海鼎阳通半导体科技有限公司
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2021-12-28
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2023-06-30
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H01L29/06
- 本发明公开了一种超结器件，包括至少两层以上的沟槽填充式PN子柱，超结结构的至少部分区域中具有阻断层；在具有阻断层的区域中，阻断层的上下两层PN子柱之间形成有第一导电类型的第三外延子层；阻断层位于上下两层的第二导电类型子柱之间；各层第二导电类型子柱和阻断层叠加形成具有阻断层的第二导电类型柱；具有阻断层的第二导电类型柱中至少包括一层阻断层；位于阻断层之上的各层PN子柱的击穿电压为第一电压；阻断层完全耗尽的电压为第二电压；阻断层的工艺结构根据满足使第二电压小于第一电压的要求进行设置。本发明还公开了一种超结器件的制造方法。本发明能降低器件在Vds很小时的Cds，提升器件的Cgd和体二极管的反向恢复特性。
- 器件及其制造方法
- [发明专利]超结器件及其制造方法-CN202111626022.5在审
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肖胜安;曾大杰
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上海鼎阳通半导体科技有限公司
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2021-12-28
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2023-06-30
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H01L29/06
- 本发明公开了一种超结器件，包括至少两层以上的沟槽填充式PN子柱，超结结构的至少部分区域中具有阻断层；在具有阻断层的区域中，阻断层位于相邻的上下两层P型子柱的所述第二导电类型子柱之间，阻断层由上层沟槽为自对准条件在下层PN子柱的第二导电类型柱的顶部形成的第一导电类型离子注入区组成；位于阻断层之上的各层PN子柱的击穿电压为第一电压；阻断层完全耗尽的电压为第二电压；第二电压小于第一电压。本发明还公开了一种超结器件的制造方法。本发明能降低器件在Vds很小时的Cds，提升器件的Cgd和体二极管的反向恢复特性。
- 器件及其制造方法
- [发明专利]超结器件及其制造方法-CN202111495334.7在审
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肖胜安;曾大杰;干超
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深圳尚阳通科技股份有限公司
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2021-12-09
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2023-06-23
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H01L29/06
- 本发明公开了一种超结器件，超结器件的位于有源区中的结构包括：平面栅结构，形成在各第一导电类型柱的顶部，平面栅结构由第一栅介质层和第一栅极导电材料层叠加而成；同一原胞内具有两个平面栅结构，两个平面栅结构的第一栅介质层之间设置有第二栅介质层；第二阱区，由以平面栅结构的第一侧面为自对准条件的第二导电类型的离子注入区经过退火处理后组成；第二阱区在退火处理的作用下横向扩散到平面栅结构的底部区域；沟道区由被平面栅结构覆盖第二阱区组成，第二阱区和平面栅结构之间的自对准结构用于提高器件的一致性。本发明还公开了一种超结器件的制造方法。本发明能提高器件的一致性，还能降低Cgd。
- 器件及其制造方法
- [发明专利]沟槽MOSFET及其制造方法-CN201811414618.7有效
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蒋容;肖胜安
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深圳尚阳通科技股份有限公司
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2018-11-26
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2023-06-23
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H01L29/78
- 本发明公开了一种沟槽MOSFET，包括：原胞区和外围区，原胞区中形成有沟槽MOSFET的器件单元结构，在外围区中形成有用于降低沟槽MOSFET的输出电容非线性的沟槽MOS电容，沟槽MOS电容包括：第二沟槽栅，由形成于第二沟槽中的第二栅介质层和第二多晶硅栅叠加而成；第二多晶硅栅的侧面覆盖的第一外延层的表面未形成源区，由第一外延层组成的漂移区延伸在整个原胞区和外围区中，在漂移区的背面形成有漏区；第二多晶硅栅的顶部通过接触孔连接到源极；沟槽MOS电容和器件单元结构组成并联结构并在器件反偏时提升整个沟槽MOSFET的输出电容并降低输出电容的非线性。本发明还公开了一种沟槽MOSFET的制造方法。
- 沟槽mosfet及其制造方法
- [发明专利]超结器件及其制造方法-CN201811381169.0有效
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姜峰;肖胜安
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深圳尚阳通科技有限公司
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2018-11-20
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2023-01-06
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H01L29/06
- 本发明公开了一种超结器件，超结结构采用多次沟槽刻蚀加填充工艺形成，对应沟槽在纵向上分成两个以上的子沟槽，各子沟槽中填充由第二导电类型子柱并叠加形成第二导电类型柱。在各子沟槽的叠加位置处的第一夹断电压会降低，调节叠加位置处底部对应的第二导电类型子柱的各纵向位置处对应的第二夹断电压到小于第一夹断电压，从而保证反偏时各叠加位置底部的第二导电类型子柱都先于叠加位置夹断。本发明还提供一种超结器件的制造方法。本发明能采用多次沟槽刻蚀加填充形成的超结结构从而降低工艺难度，同时能保证子沟槽的叠加位置底部的第二导电类型柱先夹断，能提高超结器件的击穿电压。
- 器件及其制造方法
- [发明专利]超结器件及其制造方法-CN202110742055.X在审
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肖胜安;曾大杰
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深圳尚阳通科技有限公司
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2021-07-01
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2023-01-03
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H01L29/06
- 本发明公开了一种超结器件，包括：依次形成于N型半导体衬底上的N型冗余外延层和N型缓冲层；在N型缓冲层之上形成有沟槽填充型超结结构；背面结构包括漏区和图形化的背面P型杂质区域；N型半导体衬底在背面减薄工艺中被去除，N型冗余外延层在背面减薄工艺中被完全或部分去除；N型半导体衬底的电阻率为顶层外延层的0.1～10倍，N型冗余外延层的电阻率为N型半导体衬底的0.1倍～10倍，N型冗余外延层的电阻率低于N型缓冲层的电阻率。本发明还公开了一种超结器件的制造方法。本发明能消除高浓度衬底的杂质外扩的不利影响，从而使得超结结构能实现超低比导通电阻结构，同时还能保证背面能形成良好的欧姆接触，能改善器件的体二极管的特性。
- 器件及其制造方法
- [发明专利]超结器件及其制造方法-CN202110742093.5在审
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肖胜安;曾大杰
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深圳尚阳通科技有限公司
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2021-07-01
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2023-01-03
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H01L29/06
- 本发明公开了一种超结器件，包括：依次形成于N型半导体衬底上的N型冗余外延层和N型缓冲层；在N型缓冲层之上形成有沟槽填充型超结结构；超结器件的背面结构包括漏区；N型半导体衬底在背面减薄工艺中被去除，N型冗余外延层在背面减薄工艺中被完全或部分去除；N型半导体衬底的电阻率为顶层外延层的电阻率的0.1倍～10倍，N型冗余外延层的电阻率为N型半导体衬底的电阻率的0.1倍～10倍，N型冗余外延层的电阻率低于N型缓冲层的电阻率。本发明还公开了一种超结器件的制造方法。本发明能消除高浓度衬底的杂质外扩对超结结构的不利影响，从而使得超结结构能实现超低比导通电阻结构，同时还能保证背面能形成良好的欧姆接触。
- 器件及其制造方法
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