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农业化学；冶金建筑机械工程区域搜索

主分类

B 作业；运输

C 化学；冶金

D 纺织；造纸

E 固定建筑物

F 机械工程、照明、加热

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公布日期

2023-10-24 公布专利

2023-10-20 公布专利

2023-10-17 公布专利

2023-10-13 公布专利

2023-10-10 公布专利

2023-10-03 公布专利

2023-09-29 公布专利

2023-09-26 公布专利

2023-09-22 公布专利

2023-09-19 公布专利

专利权人

国家电网公司

华为技术有限公司

中兴通讯股份有限公司

三星电子株式会社

中国石油化工股份有限公司

鸿海精密工业股份有限公司

松下电器产业株式会社

上海交通大学

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[发明专利]一种半导体器件的制造方法-CN200610067451.2无效
发明人：小泽良夫;斋田繁彦;竹内祐司;斋藤雅伸 -专利权人：株式会社东芝
申请日： 2004-05-21 - 公布日： 2006-11-01 - 主分类号： H01L21/336 文献下载
摘要：本发明实现可减少隧道绝缘膜中的电荷陷阱发生量或漏电流发生量的非易失性存储单元。非易失性存储单元具备有：包括越靠近元件隔离绝缘膜3膜厚越变厚部分的隧道绝缘膜4，设于隧道绝缘膜4之上的浮栅电极5、6，设于浮栅电极5、6上方的控制栅电极7，以及设于控制栅电极7与浮栅电极5、6之间的电极间绝缘膜8。
一种半导体器件制造方法

[发明专利]非易失性半导体存储器及其制造方法-CN200410060093.3无效
发明人：清水和裕;竹内祐司 -专利权人：株式会社东芝
申请日： 2000-08-31 - 公布日： 2005-03-09 - 主分类号： H01L27/115 文献下载
摘要：减小层叠栅极的电容耦合偏差的非易失性半导体器件，具有存储单元阵列，具有第一和第二栅极，第一棚极图形从元件形成区域上部分重合到元件分离绝缘膜上，与第一栅极相邻在元件分离绝缘膜上配置保护绝缘膜。减小了元件分离绝缘膜的埋入高宽比和元件分离宽度，加工控制性和数据重写优良，成本低密度高，电荷蓄积层至少由两层导电层组成，下层端面位置与元件分离区域的端部相一致，上层与下层相同宽度或更宽。
非易失性半导体存储器及其制造方法

[发明专利]非易失性半导体存储器-CN200410031257.X无效
发明人：清水和裕;竹内祐司 -专利权人：株式会社东芝
申请日： 2000-08-31 - 公布日： 2004-09-22 - 主分类号： H01L27/115 文献下载
摘要：减小层叠栅极的电容耦合偏差的非易失性半导体器件，具有存储单元阵列，具有第一和第二栅极，第一栅极图形从元件形成区域上部分重合到元件分离绝缘膜上，与第一栅极相邻在元件分离绝缘膜上配置保护绝缘膜。减小了元件分离绝缘膜的埋入高宽比和元件分离宽度，加工控制性和数据重写优良，成本低密度高，电荷蓄积层至少由两层导电层组成，下层端面位置与元件分离区域的端部相一致，上层与下层相同宽度或更宽。
非易失性半导体存储器

[发明专利]非易失性半导体存储装置及其制造方法和半导体集成电路及系统-CN03104439.5无效
发明人：市毛正之;桥本耕治;久慈龙明;森诚一;白田理一郎;竹内祐司;作井康司 -专利权人：株式会社东芝
申请日： 2003-02-14 - 公布日： 2004-08-11 - 主分类号： H01L27/10 文献下载
摘要：一种非易失性半导体存储装置，其特征在于：具有：配置在行方向的多条字线；配置在与字线正交的列方向的位线；配置在列方向，并且具有通过多条字线的任意一条，分别控制电荷存储状态的电荷存储层的存储单元晶体管；在存储单元晶体管的排列的一端一侧，在列方向相邻配置，并且选择排列的存储单元晶体管的多个第一选择晶体管；连接了第一选择晶体管的各栅极的第一选择栅布线。
非易失性半导体存储装置及其制造方法集成电路系统

[发明专利]半导体存储装置的数据写入方法以及半导体存储装置-CN02126275.6有效
发明人：野口充宏;合田晃;竹内祐司 -专利权人：株式会社东芝
申请日： 2002-02-20 - 公布日： 2003-01-01 - 主分类号： G11C16/10 文献下载
摘要：一种半导体集成电路装置,具有与第一存储单元块电连接的第一数据传送线,与第二存储单元块电连接用的第二数据传送线,对所述第一、第二数据传送线中的任一条实施充电的充电电路,第一数据保持电路,与所述第一数据保持电路电连接的第二、第三数据保持电路,依据保持在所述第三数据保持电路处的数据对第一电压节点实施充电或放电的充电和放电电路,使所述第一电压节点与所述第一、第二数据传送线中的任一条电连接的第一连接电路,第四数据保持电路,以及使所述第四数据保持电路与所述第一电压节点电连接用的第二连接电路。
半导体存储装置数据写入方法以及

[发明专利]半导体装置及其制造方法-CN01133826.1有效
发明人：松井法晴;森诚一;白田理一郎;竹内祐司;上垣内岳司 -专利权人：株式会社东芝
申请日： 2001-09-26 - 公布日： 2002-06-19 - 主分类号： H01L27/10 文献下载
摘要：选择门区的半导体装置设有半导体层;形成于半导体层上的第1绝缘膜;形成于第1绝缘膜上的第1电极层;由贯通第1电极层及第1绝缘膜直达半导体层内形成的元件分离绝缘膜构成的元件分离区,元件分离区分离了元件区,与第1电极层自动匹配地形成元件分离区;形成于第1电极层及元件分离区上的第2绝缘膜,第2绝缘膜具有使第1电极层表面露出的开口部;形成于第2绝缘膜上及第1电极层中被露出的表面上的第2电极层,第2电极层通过开口部与第1电极层电连接。
半导体装置及其制造方法

[发明专利]半导体器件及其制造方法-CN01125590.0有效
发明人： 竹内祐司;荒井史隆 -专利权人：株式会社东芝
申请日： 2001-08-16 - 公布日： 2002-03-13 - 主分类号： H01L23/52 文献下载
摘要：作为连接在半导体衬底上线和间距宽度不同的2个线和间距图案组的区域的配线图案,线和间距宽度小的区域的线图案的偶数的图案,在和线和间距宽度大的区域的线图案连接的同时,在长度方向的中途使线宽度阶梯形加粗,线和间距宽度小的区域的线图案的奇数的图案,使其终端位置在连接区域中各不相同。由此,抑制在连接区域上使用光刻法形成细微的配线图案时的析像度和焦深的恶化。
半导体器件及其制造方法

[发明专利]非易失性半导体存储器及其制造方法-CN00131690.7无效
发明人：清水和裕;竹内祐司 -专利权人：株式会社东芝
申请日： 2000-08-31 - 公布日： 2001-03-28 - 主分类号： H01L27/115 文献下载
摘要：减小层叠栅极的电容耦合偏差的非易失性半导体器件,具有存储单元阵列,具有第一和第二栅极,第一栅极图形从元件形成区域上部分重合到元件分离绝缘膜上,与第一栅极相邻在元件分离绝缘膜上配置保护绝缘膜。减小了元件分离绝缘膜的埋入高宽比和元件分离宽度,加工控制性和数据重写优良,成本低密度高,电荷蓄积层至少由两层导电层组成,下层端面位置与元件分离区域的端部相一致,上层与下层相同宽度或更宽。
非易失性半导体存储器及其制造方法

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