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[发明专利]一种半导体装置的制造方法及半导体装置-CN202310239019.0有效
发明人： 田矢真敏;中野纪夫;夏目秀隆 -专利权人：合肥晶合集成电路股份有限公司
申请日： 2023-03-14 - 公布日： 2023-05-26 - 主分类号： H01L27/06 文献下载
摘要：本发明公开了一种半导体装置的制造方法及半导体装置，属于半导体制造技术领域。所述制造方法包括：向所述半导体衬底中注入第一类型杂质，形成第一区域；在所述肖特基二极管形成区域内注入第二类型杂质，形成第二区域，所述第二区域位于中央区域两侧；向第一半导体形成区域和第二半导体形成区域中的第一区域内注入第一类型杂质，形成第三区域度；向所述肖特基二极管形成区域和所述第二半导体形成区域注入第一类型杂质，形成注入区域和高浓度沟槽区域；以及在所述肖特基二极管形成区域的阳极形成区域形成硅化物，在形成所述硅化物时，使用材料的功函数高于钴的功函数。通过本发明提供的半导体装置的制造方法及半导体装置，可提高半导体装置的性能。
一种半导体装置制造方法

[发明专利]半导体器件及半导体器件的制造方法-CN202211195367.4在审
发明人：夏目秀隆;石田浩;田矢真敏 -专利权人：合肥晶合集成电路股份有限公司
申请日： 2022-09-28 - 公布日： 2022-12-02 - 主分类号： H01L29/78 文献下载
摘要：本发明提供一种半导体器件及一种半导体器件的制造方法。所述半导体器件包括形成于衬底表面区域的晶体管，其中，在所述晶体管栅极下方的沟道区两端设有LDD区，所述LDD区包括第一LDD区以及更靠近所述沟道区且相对于所述衬底表面浅于所述第一LDD区的第二LDD区，所述第一LDD区与所述第二LDD区的边界位于所述栅极端部的内侧，所述第一LDD区和所述第二LDD区的设置使所述LDD区便于加深和增宽，可以有效减弱漏侧电场，提升MOSFET的热载流子抑制效果。
半导体器件制造方法

[发明专利]一种半导体制造方法及结构-CN202110647411.X在审
发明人：柏佩文;蒲甜松;石田浩;田矢真敏;藤井康博 -专利权人：晶芯成（北京）科技有限公司
申请日： 2021-06-10 - 公布日： 2021-08-31 - 主分类号： H01L21/762 文献下载
摘要：本发明提供一种半导体制造方法及结构，所述半导体制造方法包括：提供一半导体衬底；形成第一氧化层于所述半导体衬底上；淀积氮化层于所述第一氧化层的顶部，通过化学机械抛光去除所述第一氧化层顶部的所述氮化层，形成高压区及浅沟道隔离区；形成第二氧化层于所述高压区及所述浅沟道隔离区上；形成第三氧化层于所述第二氧化层上；其中，形成抗蚀层于所述第二氧化层上，曝光显影所述抗蚀层，去除所述抗蚀层。通过本发明提供的一种半导体制造方法及其结构，提高产品的良品率及性能。
一种半导体制造方法结构

[发明专利]电容性半导体元件-CN202010324914.9有效
发明人： 田矢真敏;川村昌靖;夏目秀隆;藤井康博 -专利权人：合肥晶合集成电路股份有限公司
申请日： 2020-04-23 - 公布日： 2021-07-27 - 主分类号： H01L23/522 文献下载
摘要：本发明的目的在于提供一种电容性半导体元件。电容性半导体元件(1)包括硅衬底(Sub)和层叠在硅衬底(Sub)的表面上的配线区域(LA)，其中，配线区域(LA)具有电容性区域(CR)；硅衬底(Sub)包括：阱区域(P型阱)；STI区域，其形成在硅衬底(Sub)的表面上，并与阱区域(P型阱)及配线区域(LA)相接；以及硅区域(D)，其形成在硅衬底(Sub)的表面上，且在STI区域以外的区域，与阱区域(P型阱)及配线区域(LA)相接，硅区域(D)包括极性与阱区域(P型阱)相反的杂质。根据本发明，能够减少干扰对电容性区域的影响。
电容半导体元件

[发明专利]半导体器件及其制造方法-CN202110397617.1有效
发明人： 田矢真敏;石田浩;熊谷裕弘 -专利权人：晶芯成（北京）科技有限公司
申请日： 2021-04-14 - 公布日： 2021-07-16 - 主分类号： H01L29/78 文献下载
摘要：本发明提供一种半导体器件及其制造方法。所述半导体器件包括在半导体衬底上设置的非对称场效应晶体管，所述非对称场效应晶体管中的第一栅绝缘层的厚度在60nm以上，且第一栅绝缘层在第一源区一侧比第一栅极增宽形成扩展绝缘部，所述非对称场效应晶体管包括形成于所述半导体衬底内且位于扩展绝缘部下方的源极扩展区，所述源极扩展区连接第一源区和沟道区，有助于减小非对称场效应晶体管的阈值电压的离差，使晶体管特性稳定。所述制造方法可用于制造上述具有优良特性的半导体器件。
半导体器件及其制造方法

[发明专利]功率半导体器件及制造方法-CN202011333530.X有效
发明人： 田矢真敏;石田浩;中野纪夫 -专利权人：晶芯成（北京）科技有限公司
申请日： 2020-11-25 - 公布日： 2021-02-05 - 主分类号： H01L29/78 文献下载
摘要：本发明提供一种功率半导体器件及制造方法。所述功率半导体器件包括场效应晶体管，且所述场效应晶体管包括第一导电类型的衬底、第二导电类型的漂移区和漏区以及栅电极，其中，沿向着所述漏区的方向，自位于所述栅电极下方的边界开始至离开所述栅电极下方，所述漂移区内的第二导电类型掺杂浓度增大，并且增大速率经过了下降后再升高的变化，所述漂移区的浓度分布有助于实现较高的击穿电压，该击穿电压的提高无需增大沟道长度或漂移区的长度，对漏源电流以及尺寸的影响很小。所述制造方法可用于制造上述功率半导体器件。
功率半导体器件制造方法

[发明专利]半导体测试结构-CN202011159567.5有效
发明人：夏目秀隆;田矢真敏;藤井康博;中野纪夫 -专利权人：晶芯成（北京）科技有限公司
申请日： 2020-10-27 - 公布日： 2021-02-05 - 主分类号： H01L21/66 文献下载
摘要：本发明提供一种半导体测试结构，包括设于半导体衬底上的多个局部区域，每个所述局部区域通过半导体衬底中形成的沟槽隔离结构限定出有效区域和围绕所述有效区域设置的多个冗余区域，其中，所述有效区域设置有测试元件，所述测试元件以能够测定电气特性的方式与电极连接，所述冗余区域的分布以使得多个所述局部区域彼此之间图案密度互不相同的方式设置。利用所述半导体测试结构，通过测定各个局部区域的测试元件的电气特性，并比较不同局部区域对应的电气特性结果的比较，可以得到实施化学机械研磨工艺时局部区域的图案密度的下限值，进而有助于选择适合的图案密度，优化化学机械研磨工艺的效果。
半导体测试结构

[发明专利]高耐压半导体元件及其制造方法-CN201910299871.0有效
发明人： 田矢真敏;中野纪夫;熊谷裕弘 -专利权人：合肥晶合集成电路股份有限公司
申请日： 2019-04-15 - 公布日： 2021-01-08 - 主分类号： H01L29/78 文献下载
摘要：本发明目的在于提供一种能够防止由杂质扩散导致性能劣化的高耐压半导体元件及其制造方法。高耐压半导体元件包括：源极部(S)；阱杂质区域(PW)，设置在源极部(S)的周围，其中，阱杂质区域的杂质浓度高于硅衬底；以及至少两栅极部(G)设置于源极部(S)的相对两侧，两栅极部(G)之间的间隔为大于杂质的扩散长度(DD)。
耐压半导体元件及其制造方法

[发明专利]半导体元件的制造方法-CN201910103609.4有效
发明人： 田矢真敏;中野纪夫;熊谷裕弘 -专利权人：合肥晶合集成电路有限公司
申请日： 2019-02-01 - 公布日： 2020-10-16 - 主分类号： H01L29/93 文献下载
摘要：本发明的目的是提供一种半导体元件的制造方法，能够抑制成本，防止可变电容元件的电容特性的劣化。一种半导体元件的制造方法，在衬底的表面形成MOS结构的FET和变容二极管，其具备如下工序：第一遮掩工序，其在衬底的表面生成光阻层，所述光阻层的形状覆盖变容二极管区域的阱表面；沟道形成工序，其将极性与在衬底的表面形成的FET区域的阱相同的杂质注入衬底的表面，对FET区域的阱形成沟道区域；栅极形成工序，其分别在FET区域的阱上及变容二极管区域的阱上间隔着绝缘膜形成栅极G；第二遮掩工序，其在衬底的表面生成第二注入阻挡层，该第二注入阻挡层覆盖与第一注入阻挡层相同的区域；以及外延形成工序，其将极性与FET区域的阱相反的杂质注入衬底的表面，对FET区域的阱形成外延区域。
半导体元件制造方法

[发明专利]半导体装置及其制造方法-CN202010462021.0在审
发明人：夏目秀隆;田矢真敏;金起準;崔助凤 -专利权人：合肥晶合集成电路有限公司
申请日： 2020-05-27 - 公布日： 2020-08-28 - 主分类号： H01L27/02 文献下载
摘要：本发明的目的在于提供一种能够抑制阈值电压降低的半导体装置及其制造方法。一种半导体装置，其设有极性相同的第一MOS晶体管(HVNMOS)和第二MOS晶体管(LVNMOS)，第一MOS晶体管包括多晶硅的栅极电极，第一MOS晶体管的栅极电极具有以使从栅极宽度W的端部通过的层叠方向的延长线通过的方式与各端部对应地设置的第一区域和第一区域以外的第二区域，第二区域被掺入极性与源漏电极相同的杂质，第一区域被掺入极性与第二区域的杂质相反的杂质，第二MOS晶体管包括被掺入了极性与源漏电极相同的杂质的多晶硅的栅极电极，第二区域的杂质的浓度比第二MOS晶体管的栅极电极的杂质的浓度低。本发明起到能够抑制阈值电压降低效果。
半导体装置及其制造方法

[发明专利]半导体集成电路装置-CN201410753789.8有效
发明人： 田矢真敏;加藤邦彦 -专利权人：辛纳普蒂克斯日本合同会社
申请日： 2014-12-10 - 公布日： 2020-05-15 - 主分类号： H01L27/06 文献下载
摘要：本发明涉及半导体集成电路装置。在LCD驱动器IC芯片等显示装置驱动用IC芯片中，在输入和输出电路中多采用运算放大器，作为其补偿用电容器，中耐压芯片内电容器成为必须的。在产品领域中，成本竞争力非常重要，因此，多采用面积效率良好的MIS电容。但是，与在VCO电路等中多采用的所谓的变容二极管不同，谋求电容的电压依赖性尽量小的特性。因此，追加附加的工艺来降低电容的电压依赖性，但是，存在工艺成本上升的问题。本申请发明是，通过第一导电型低耐压阱区域构成在半导体集成电路装置上的I/O电路等中使用的第一导电型中耐压芯片内MIS电容的半导体基板侧电容电极。
半导体集成电路装置

[发明专利]半导体装置-CN201610617010.9在审
发明人： 田矢真敏 -专利权人：辛纳普蒂克斯日本合同会社
申请日： 2016-08-01 - 公布日： 2017-02-15 - 主分类号： H01L29/78 文献下载
摘要：本发明涉及半导体装置。在不增加杂质的注入工序、光掩模的情况下抑制扭折电流的产生。在半导体基板的主面具有被隔离区域划定的活性区域，在所述活性区域中具有场效应晶体管（Q1a～Q1c、Q2a～Q2e、Q3a～Q3d），在该活性区域中形成的所述场效应晶体管的栅极长度方向的一边的长度比该栅极长度长，并且，在所述活性区域（2）和所述隔离区域（3）的边界处栅极电极图案横跨的边界部（7）与构成所述场效应晶体管的对的源极漏极区域的至少一方非接触。
半导体装置

[发明专利]半导体器件-CN03124986.8有效
发明人： 田矢真敏 -专利权人：株式会社瑞萨科技
申请日： 2003-09-23 - 公布日： 2004-08-11 - 主分类号： H01L27/088 文献下载
摘要：半导体衬底(1)上形成阱(2)。该阱(2)内，分别形成包括栅电极(7a)、源区(4b)、源电场缓和层(5b)和源、漏区(5a)的一个MOS晶体管(T1)和包括栅电极(7b)、漏区(4a)、漏电场缓和层(5c)和源、漏区(5a)的另一个MOS晶体管(T2)。一个MOS晶体管(T1)和另一个MOS晶体管(T2)，通过两个晶体管内共同的源、漏区(5a)串联连接起来。因此，对于包括高耐压MOS晶体管的元件串联连接，获得抑制图形布局面积增大的半导体器件。
半导体器件

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