专利名称
主分类
A 农业
B 作业;运输
C 化学;冶金
D 纺织;造纸
E 固定建筑物
F 机械工程、照明、加热
G 物理
H 电学
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公布日期
2023-10-24 公布专利
2023-10-20 公布专利
2023-10-17 公布专利
2023-10-13 公布专利
2023-10-10 公布专利
2023-10-03 公布专利
2023-09-29 公布专利
2023-09-26 公布专利
2023-09-22 公布专利
2023-09-19 公布专利
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专利权人
国家电网公司
华为技术有限公司
浙江大学
中兴通讯股份有限公司
三星电子株式会社
中国石油化工股份有限公司
清华大学
鸿海精密工业股份有限公司
松下电器产业株式会社
上海交通大学
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  • [发明专利]成膜装置-CN201410162793.7有效
  • 酒见俊之;宫下大;北见尚久;牧野博之 - 住友重机械工业株式会社
  • 2014-04-22 - 2017-06-13 - C23C14/32
  • 本发明提供一种能够提高成膜材料的材料利用率的成膜装置。本发明的成膜装置(1)具备调整来自蒸发源(2)的成膜材料粒子(Mb)的扩散宽度的扩散宽度调整部(50)。该扩散宽度调整部(50)能够使与短边方向D1正交的长边方向D2上的扩散宽度大于短边方向D1上的扩散宽度。即,扩散宽度调整部(50)能够使短边方向D1上的扩散宽度小于长边方向D2上的扩散宽度。因此,能够以抑制附着于在短边方向D1上对置的真空腔室(10)的侧壁(10i)及侧壁(10h)的方式,减小短边方向D1上的扩散宽度变小。由此,能够使附着于真空腔室(10)的壁面上的成膜材料粒子(Mb)减少,且能够提高成膜材料(Ma)的材料利用率。
  • 装置
  • [发明专利]膜制造方法及膜制造装置-CN201310200298.6无效
  • 筑后了治;牧野博之 - 住友重机械工业株式会社
  • 2013-05-27 - 2014-02-12 - C23C14/08
  • 本发明提供一种膜制造方法及膜制造装置,其将成膜时的温度设为100℃以下,并且制造低电阻的氧化铟膜。本发明的膜制造方法具备:成膜工序,在该工序中通过离子镀法在基板(101)上形成氧化铟膜(M1);及退火工序,该工序在成膜工序之后,对氧化铟膜(M1)进行退火处理。而且,在成膜工序中,将成膜腔室(123)内的压力设为0.3Pa以下,将成膜腔室(123)内的基板(101)的温度设为100℃以下,在退火工序中,在100℃以下对氧化铟膜进行退火处理。
  • 制造方法装置
  • [发明专利]半导体集成电路-CN97122208.8无效
  • 牧野博之;铃木弘明 - 三菱电机株式会社
  • 1997-11-05 - 2004-05-12 - H03K19/00
  • 在半导体集成电路中,虽然组合电路正常地工作,但是,存在着顺序电路由于保持数据的消失而发生误动作的问题。由于构成了控制单元可以使顺序电路所包含的场效应晶体管的阈值电压可变,所以,在动作时可以降低晶体管的阈值电压,向存储保持节点高速地进行数据的写入和读出,在不动作时提高晶体管的阈值电压、减小漏电流,这样,便可使存储保持节点的数据不会破坏和消失,从而可以实现低功耗化。
  • 半导体集成电路
  • [发明专利]半导体装置-CN01117498.6有效
  • 牧野博之 - 三菱电机株式会社
  • 2001-05-10 - 2002-01-30 - H01L29/78
  • 在该半导体装置中,有助于晶体管的工作的第1栅电极1~4和无助于晶体管的工作的第2栅电极19、20的栅长都相同,此外,沿栅长方向以相同的间距来配置。此外,分别将第1栅电极1~4和第2栅电极19、20的栅宽方向的两端部设置在最长的有源区宽度以上。利用该结构,在设计半导体装置内的半导体集成电路时,可提供具有不引起晶体管的性能下降的图形结构的半导体装置。
  • 半导体装置

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