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[发明专利]一种沟槽型碳化硅功率MOSFET器件-CN202310502845.X在审
发明人：于霄恬 -专利权人： 海科（嘉兴）电力科技有限公司
申请日： 2023-05-06 - 公布日： 2023-08-25 - 主分类号： H01L29/78 文献下载
摘要：本申请公开了一种沟槽型碳化硅功率MOSFET器件。器件包括：外延层与位于外延层顶部的MOSFET结构；MOSFET结构包括：若干个形状与结构均相同的元胞、第一高掺杂P型区域、沟槽；各元胞均包括阱区、源极区域、第二高掺杂P型区域、JFET区域；阱区与外延层形成第一PN结；源极区域与阱区形成第二PN结,源极区域环绕第二高掺杂P型区域；沟槽位于各元胞之间，第一高掺杂P型区域包裹沟槽的底部；第一高掺杂P型区域与外延层形成第三PN结；阱区与相邻的第一高掺杂P型区域之间形成结型场效应管JFET区域。本申请通过上述器件在不增加工艺难度的前提下，优化了沟槽型功率MOSFET器件的结构，降低了MOSFET器件的比导通电阻和导通损耗。
一种沟槽碳化硅功率 mosfet 器件

[发明专利]一种碳化硅器件制备工艺和碳化硅MOS器件-CN202310495370.6在审
发明人：王洋 -专利权人： 海科（嘉兴）电力科技有限公司
申请日： 2023-04-28 - 公布日： 2023-08-15 - 主分类号： H01L21/336 文献下载
摘要：本发明涉及碳化硅半导体领域，公开一种碳化硅器件制备工艺和碳化硅MOS器件，包括以下结构：N+衬底层；N‑外延层，设于N+衬底层上表面；漏极层，设于N+衬底层下表面；场氧化层，包括第一场氧化层和第二场氧化层，其中第一场氧化层上设有栅极层，第二场氧化层上设有第一金属层；栅极层和第一场氧化层的外部覆盖有第一电容介质层，第一电容介质层上设有第一ILD层；第二场氧化层和第一金属层的外部覆盖有第二电容介质层，第二电容介质层上设有第二金属层，第二金属层外部覆盖有第二ILD层，第二ILD层设于第二电容介质层上表面。通过栅极和电容介质层的布图，实现增加MOS结构中并联电容结构，利用电容来吸收外部信号导致的电压电流振荡，进而EMI提升性能。
一种碳化硅器件制备工艺 mos

[发明专利]一种含有P掺杂层的VDMOS器件及其制备方法-CN202310502054.7在审
发明人：朱炎 -专利权人： 海科（嘉兴）电力科技有限公司
申请日： 2023-05-06 - 公布日： 2023-08-15 - 主分类号： H01L29/78 文献下载
摘要：本申请公开了一种含有P掺杂层的VDMOS器件及其制备方法，属于半导体器件技术领域。该器件包括：漏电极、N+衬底、N‑漂移层、两个P型阱区、至少一对P掺杂层、栅氧层、栅电极和源电极，N+衬底位于漏电极的上方；N‑漂移层位于N+衬底的上方，P型阱区呈“L”型，并设置于N‑漂移层的顶部，两个P型阱区之间形成JFET区，在每个P型阱区的上表面设有一个N+源区和一个P+源区，P掺杂层设置在N‑漂移层内，并相对于JFET区对称设置于P型阱区的下方，栅氧层位于N‑漂移层的顶部中间位置，栅电极设置于栅氧层的上方。该器件通过在N‑漂移层内引入P掺杂层，能把高电场屏蔽在远离场氧处，在一定范围内能达到保持导通电阻的同时提升器件的阻断电压。
一种含有掺杂 vdmos 器件及其制备方法

[发明专利]集成肖特基二极管的沟槽型功率MOSFET器件及制造方法-CN202310502122.X在审
发明人：于霄恬 -专利权人： 海科（嘉兴）电力科技有限公司
申请日： 2023-05-06 - 公布日： 2023-08-15 - 主分类号： H01L29/78 文献下载
摘要：本申请公开了集成肖特基二极管的沟槽型功率MOSFET器件及制造方法。器件包括：外延层与位于外延层顶部的MOSFET结构；MOSFET结构包括：若干个形状与结构均相同的元胞、第一高掺杂P型区域、沟槽；各元胞均包括阱区、源极区域、第二高掺杂P型区域、肖特基区域、JFET区域；阱区与外延层形成第一PN结；源极区域与阱区形成第二PN结；阱区与第二高掺杂P型区域的内侧环绕区域内形成肖特基区域；沟槽位于各元胞之间，第一高掺杂P型区域包裹沟槽的底部；第一高掺杂P型区域与外延层形成第三PN结；阱区与相邻的第一高掺杂P型区域之间形成结型场效应管JFET区域。本申请通过上述方案解决了肖特基结构和MOSFET结构共同占用器件的有源区时，二者电性能无法兼顾的技术问题。
集成肖特基二极管沟槽功率 mosfet 器件制造方法

[发明专利]一种沟槽型功率MOSFET器件及工艺流程-CN202310502135.7在审
发明人：于霄恬 -专利权人： 海科（嘉兴）电力科技有限公司
申请日： 2023-05-06 - 公布日： 2023-08-15 - 主分类号： H01L29/78 文献下载
摘要：本发明公开了一种沟槽型功率MOSFET器件及工艺流程，属于半导体制造技术领域，用于解决肖特基结构和MOSFET结构共同占用器件的有源区部分，若二者失衡，会导致较大的MOSFET导通损耗，或使得肖特基二极管的电流导通能力较弱的技术问题。器件包括：外延层、外延层平台表面的多个阱区、位于每个阱区内部的源极区域，以及位于每个源极区域中心位置的第一高掺杂P型区域；在相邻的两个源极区域之间存在沟槽结构，所述沟槽结构的截面呈U形，且底部拐角处为圆角；两个第二高掺杂P型区域分别包裹沟槽结构底部的两个圆角及部分沟槽底部区域；相邻两个第二高掺杂P型区域之间形成肖特基区域；阱区与相邻的第二高掺杂P型区域之间形成结型场效应管JFET区域。
一种沟槽功率 mosfet 器件工艺流程

[发明专利]一种集成结势垒肖特基的沟槽型功率MOSFET器件及工艺流程-CN202310501996.3在审
发明人：于霄恬 -专利权人： 海科（嘉兴）电力科技有限公司
申请日： 2023-05-06 - 公布日： 2023-08-15 - 主分类号： H01L29/78 文献下载
摘要：本发明公开了一种集成结势垒肖特基的沟槽型功率MOSFET器件及工艺流程，属于半导体制造技术领域，用于解决结势垒肖特基结构和MOSFET结构共同占用器件的有源区部分，若二者失衡，会导致较大的MOSFET导通损耗，或使得结势垒肖特基二极管的电流导通能力较弱的技术问题。器件包括：外延层、外延层平台表面的多个阱区、位于每个阱区内部的源极区域，以及位于每个源极区域中心位置的第一高掺杂P型区域；第一高掺杂P型区域的离子注入深度大于源极区域的离子注入深度；沟槽位于两个相邻的源极区域之间，所述沟槽的截面呈U形，底部拐角处为圆角；两个第二高掺杂P型区域分别包裹所述沟槽底部的两个圆角及部分沟槽底部区域。
一种集成结势垒肖特基沟槽功率 mosfet 器件工艺流程

[发明专利]集成结势垒肖特基二极管的沟槽型MOSFET器件及制造方法-CN202310502237.9在审
发明人：于霄恬 -专利权人： 海科（嘉兴）电力科技有限公司
申请日： 2023-05-06 - 公布日： 2023-08-15 - 主分类号： H01L29/78 文献下载
摘要：本申请公开了集成结势垒肖特基二极管的沟槽型MOSFET器件及制造方法。器件包括：外延层与位于外延层顶部的MOSFET结构；MOSFET结构包括：若干个元胞、第一高掺杂P型区域、沟槽；元胞包括阱区、源极区域、第二高掺杂P型区域、包含预设数量个第三高掺杂P型区域的结势垒肖特基区域、JFET区域；阱区与外延层形成第一PN结；源极区域与阱区形成第二PN结；阱区与第二高掺杂P型区域环绕结势垒肖特基区域；沟槽位于各元胞之间，第一高掺杂P型区域包裹沟槽底部；第一高掺杂P型区域与外延层形成第三PN结；阱区与相邻的第一高掺杂P型区域形成JFET区域。本申请通过上述器件解决了结势垒肖特基结构和MOSFET结构共同占用器件的有源区部分时无法兼顾二者导通特性的问题。
集成结势垒肖特基二极管沟槽 mosfet 器件制造方法

[发明专利]一种基于多边形元胞的沟槽型功率MOSFET器件及工艺流程-CN202310501975.1在审
发明人：于霄恬 -专利权人： 海科（嘉兴）电力科技有限公司
申请日： 2023-05-06 - 公布日： 2023-08-15 - 主分类号： H01L29/78 文献下载
摘要：本发明公开了一种基于多边形元胞的沟槽型功率MOSFET器件及工艺流程，属于半导体制造技术领域，用于解决结势垒肖特基元胞和MOSFET元胞共同占用器件的有源区部分，若二者失衡，会导致较大的MOSFET导通损耗，或使得结势垒肖特基二极管的电流导通能力较弱，降低器件的实用性的技术问题。器件包括：外延层，排布在外延层表面的MOSFET元胞与结势垒肖特基元胞；MOSFET元胞包括阱区、沟槽、源极区域第一高掺杂P型区域以及第二高掺杂P型区域；所述沟槽位于所述源极区域的外侧，底部拐角处为圆角，所述第二高掺杂P型区域包裹沟槽底部的圆角及部分沟槽底部区域；结势垒肖特基元胞包括预设数量的第三高掺杂P型区域；每两个相邻结势垒肖特基元胞之间排布有a个MOSFET元胞。
一种基于多边形沟槽功率 mosfet 器件工艺流程

[实用新型]集成结势垒肖特基二极管的平面型功率MOSFET器件-CN202220117251.8有效
发明人：于霄恬 -专利权人： 海科（嘉兴）电力科技有限公司
申请日： 2022-01-17 - 公布日： 2022-11-18 - 主分类号： H01L29/78 文献下载
摘要：本申请公开了集成结势垒肖特基二极管的平面型功率MOSFET器件，用以解决现有的结势垒肖特基元胞和MOSFET元胞，在共同占用器件的有源区部分时存在冲突的技术问题。器件包括：外延层与在外延层的第一侧表面分布的复合元胞；复合元胞包括：阱区、源极区域、第一高掺杂P型区域及结势垒肖特基区域；结势垒肖特基区域包含肖特基区域以及第二高掺杂P型区域；阱区环绕区域形成结型场效应管JFET区域；阱区与外延层间形成第一PN结，与源极区域间形成第二PN结，第二高掺杂P型区域与外延层间形成第三PN结；JFET区域与肖特基区域的宽度的取值范围均在相同的预设区间。本申请通过上述器件解决了结势垒肖特基元胞和MOSFET元胞，在共同占用器件的有源区部分时存在冲突的问题。
集成结势垒肖特基二极管平面功率 mosfet 器件

[实用新型]一种化学干法刻蚀装置-CN202221130829.X有效
发明人：荀延雷 -专利权人： 海科（嘉兴）电力科技有限公司
申请日： 2022-05-12 - 公布日： 2022-09-09 - 主分类号： H01L21/67 文献下载
摘要：本申请公开了一种化学干法刻蚀装置，其包括：自由基发生单元，所述自由基发生单元包括气源、供气管路和供电机构，所述气源与所述供气管路的入口连通，所述供电机构包括相对设置的第一电极和第二电极，所述第一电极和第二电极之间形成电场，所述电场用于将所述气源产生的气体电离，以生成自由基；刻蚀腔，所述刻蚀腔与所述供气管路的出口连通，所述刻蚀腔内设置有用于放置待刻蚀件的静电吸盘，所述静电吸盘下方设置有旋转组件，所述旋转组件用于驱动所述静电吸盘旋转，以带动所述待刻蚀件旋转，所述自由基经所述供气管路进入所述刻蚀腔，以刻蚀所述待刻蚀件；抽气机构，所述抽气机构与所述刻蚀腔连通，用于抽出所述刻蚀腔内的自由基和/或气体。
一种化学刻蚀装置

[实用新型]集成结势垒肖特基二极管的平面型功率MOSFET器件-CN202220120501.3有效
发明人：于霄恬 -专利权人： 海科（嘉兴）电力科技有限公司
申请日： 2022-01-17 - 公布日： 2022-08-26 - 主分类号： H01L29/78 文献下载
摘要：本申请公开了集成结势垒肖特基二极管的平面型功率MOSFET器件，用以解决现有的结势垒肖特基元胞和MOSFET元胞，在共同占用器件的有源区部分时存在冲突的技术问题。器件包括：外延层，以及在外延层的第一侧表面分布的复合元胞；复合元胞包括：阱区、源极区域、高掺杂P型区域及肖特基区域；高掺杂P型区域环绕肖特基区域；高掺杂P型区域与肖特基区域为同心正四边形结构；在阱区环绕的区域形成结型场效应管JFET区域；阱区与外延层间形成第一PN结，阱区与源极区域间形成第二PN结；JFET区域的宽度的取值范围与肖特基区域的宽度的取值范围均在相同的预设区间。本申请通过上述器件解决了结势垒肖特基元胞和MOSFET元胞，在共同占用器件的有源区部分时存在冲突的问题。
集成结势垒肖特基二极管平面功率 mosfet 器件

[实用新型]一种晶片研磨支撑架及研磨装置-CN202220477078.2有效
发明人：李伟国 -专利权人： 海科（嘉兴）电力科技有限公司
申请日： 2022-03-03 - 公布日： 2022-07-29 - 主分类号： B24B37/04 文献下载
摘要：本申请公开了一种晶片研磨支撑架及研磨装置，属于晶片研磨技术领域。该晶片研磨支撑架包括：支撑架本体；托架，所述托架设置在所述支撑架本体上，所述托架用于放置晶片；刷头，所述刷头设置在支撑架本体上，且位于所述托架的外侧，所述刷头向所述晶片移动至与所述晶片边缘接触，以对所述晶片边缘进行清洁。通过在支撑架本体上设置刷头，刷头与晶片边缘接触，以对晶片边缘形成的剥皮进行清理，从而降低研磨过程中晶片表面刮伤的概率，以提高晶片的质量。
一种晶片研磨支撑架装置

[实用新型]一种集成结势垒肖特基的MOSFET器件-CN202220117141.1有效
发明人：于霄恬 -专利权人： 海科（嘉兴）电力科技有限公司
申请日： 2022-01-17 - 公布日： 2022-06-21 - 主分类号： H01L29/78 文献下载
摘要：本实用新型公开了一种集成结势垒肖特基的MOSFET器件，属于半导体制造领域，用于解决在MOSFET器件的外部并联肖特基二极管的方式导致集成了MOSFET器件的芯片尺寸增大、制作成本增多的技术问题。器件包括：外延层，以及外延层的表面排布的复合元胞；复合元胞包括阱区、源极区域第一高掺杂P型区域以及结势垒肖特基区域；结势垒肖特基区域包括多层环状高掺杂P型区域，以及每层环状高掺杂P型区域之间形成的肖特基区域；结势垒肖特基区域环绕阱区，源极区域位于阱区内部，源极区域环绕第一高掺杂P型区域；每四个结势垒肖特基区域之间具有一个第二高掺杂P型区域，尺寸为[0μm～20μm]；所述第二高掺杂P型区域的离子掺杂浓度与所述第一高掺杂P型区域的离子掺杂浓度相同。
一种集成结势垒肖特基 mosfet 器件

[实用新型]一种集成结势垒肖特基的MOSFET器件-CN202220118055.2有效
发明人：于霄恬 -专利权人： 海科（嘉兴）电力科技有限公司
申请日： 2022-01-17 - 公布日： 2022-06-21 - 主分类号： H01L29/78 文献下载
摘要：本实用新型公开了一种集成结势垒肖特基的MOSFET器件，属于半导体制造领域，用于解决在MOSFET器件的外部并联肖特基二极管的方式导致集成了MOSFET器件的芯片尺寸增大、制作成本增多的技术问题。器件包括：外延层，以及外延层的表面排布的复合元胞；复合元胞包括阱区、源极区域以及结势垒肖特基区域；结势垒肖特基区域包括多层第一高掺杂P型区域，以及每层第一高掺杂P型区域之间形成的肖特基区域；阱区与相邻的第一高掺杂P型区域之间形成结型场效应管JFET区域；每个高掺杂P型区域被四个JFET区域环绕；肖特基区域以及JFET区域的离子掺杂浓度大于或等于外延层的离子掺杂浓度，JFET区域的宽度以及每层第一高掺杂P型区域的间距均在相同的预设区间内取值。
一种集成结势垒肖特基 mosfet 器件

[发明专利]集成结势垒肖特基二极管的平面型功率MOSFET器件-CN202210047632.8在审
发明人：于霄恬 -专利权人： 海科（嘉兴）电力科技有限公司
申请日： 2022-01-17 - 公布日： 2022-04-26 - 主分类号： H01L29/78 文献下载
摘要：本申请公开了集成结势垒肖特基二极管的平面型功率MOSFET器件，用以解决现有的结势垒肖特基元胞和MOSFET元胞，在共同占用器件的有源区部分时存在冲突的技术问题。器件包括：外延层；在外延层的第一侧表面分布的若干个形状与结构均相同的元胞；各元胞均至少包括：阱区、源极区域、高掺杂P型区域及肖特基区域；阱区与高掺杂P型区域接触，高掺杂P型区域环绕肖特基区域；相邻阱区之间形成结型场效应管JFET区域；阱区与外延层间形成第一PN结；阱区与源极区域间形成第二PN结；JFET区域的宽度的取值范围与高掺杂P型区域的间距的取值范围均在相同的预设区间。本申请通过上述器件解决了结势垒肖特基元胞和MOSFET元胞，在共同占用器件的有源区部分时存在冲突的问题。
集成结势垒肖特基二极管平面功率 mosfet 器件

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