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[发明专利]一种用于FFT运算的块浮点处理方法及装置-CN202010364700.4有效
发明人： 洪钦智;王志君;刘光宇;梁利平 -专利权人：中国科学院微电子研究所
申请日： 2020-04-30 - 公布日： 2023-07-18 - 主分类号： G06F9/30 文献下载
摘要：本发明涉及一种用于FFT运算的块浮点处理方法及装置，属于集成电路技术领域，解决了现有技术对FFT数据的吞吐率较差造成的FFT数据运算效率较低的问题。该处理方法包括如下步骤：对采集的多个FFT数据分别进行第1级蝶形运算，得到第1级蝶形运算结果；基于第n‑1级蝶形运算结果，计算多个第n‑1级蝶形运算的移位值；基于所述第n‑1级蝶形运算的移位值分别对相应的第n‑1级蝶形运算结果进行移位；对移位后的第n‑1级蝶形运算结果分别进行第n级蝶形运算；直至得到第N级蝶形运算结果；其中，2≤n≤N；N表示蝶形运算的级数，为大于等于2的自然数。实现了多个FFT数据交叉进行的蝶形运算，提高了FFT数据的运算效率。
一种用于 fft 运算浮点处理方法装置

[发明专利]一种视频转换方法及装置-CN202010626305.9有效
发明人：张浩海;梁利平;王志君;洪钦智 -专利权人：中国科学院微电子研究所
申请日： 2020-07-01 - 公布日： 2022-12-30 - 主分类号： H04N19/172 文献下载
摘要：本发明公开一种视频转换方法及装置，涉及视频转换技术领域，以解决视频转换性能低，成本高的问题。所述视频转换方法包括：采用半监督生成式对抗网络对原始视频和中间帧进行处理，获得转换后视频；转换后视频含有的各个视频帧之间具有光流约束；中间帧是位于原始视频含有的第一帧视频至最后一帧视频之间的视频帧。本发明提供的视频转换装置执行视频转换方法，用于视频转换。
一种视频转换方法装置

[发明专利]一种基于PCM压缩编码的数据处理方法及数据处理装置-CN201910949214.6有效
发明人： 洪钦智;王志君;吴凯;梁利平 -专利权人：中国科学院微电子研究所
申请日： 2019-10-08 - 公布日： 2022-12-02 - 主分类号： H03M7/30 文献下载
摘要：本发明公开了一种基于PCM压缩编码的数据处理方法及数据处理装置。其中，基于PCM压缩编码的数据处理方法包括：对输入的除数x进行饱和运算，得到r1和满足PCM压缩编码输入范围的r2；根据PCM压缩编码规则对r2进行压缩编码，得到编码s1，并根据s1设置移位值s2；利用编码值s1查询查找表，得到p1和p2；根据r1、p1和p2通过乘累加运算得到y；对y进行位移处理，左移32位得到y2，对y2右移s2位得到y3；输入被除数z，与y3相乘得到除法运算结果。采用本技术方案能够对输入数实现快速的非均匀分段压缩，而且根据PCM压缩编码值进行移位压缩处理，以此减少线性拟合参数量化引入的误差，通过PCM压缩编码、查表、乘累加运算、移位处理实现了快速和准确的数据处理。
一种基于 pcm 压缩编码数据处理方法装置

[发明专利]延迟锁相环、锁相方法、多相位时钟生成电路及电子设备-CN202010296546.1有效
发明人：孙昊鑫;梁利平;王志君;管武;洪钦智 -专利权人：中国科学院微电子研究所
申请日： 2020-04-15 - 公布日： 2022-11-11 - 主分类号： H03L7/08 文献下载
摘要：本发明公开一种延迟锁相环、锁相方法、多相位时钟生成电路及电子设备，涉及电路技术领域，通过相位合成电路的辅助来获得多个时钟相位不同的输出信号，降低延迟锁相环所具有的本征延时，从而提高延迟锁相环的工作频率和分辨率。延迟锁相环包括延时线电路、相位合成电路、鉴相器和控制电路。相位合成电路根据延时线电路延时前后的信号输出相位不同的至少两个输出信号。控制电路还用于根据鉴相结果的跳变信息和鉴相结果确定处于工作状态时，更新向延时线电路提供的延时控制信号；根据鉴相结果的跳变信息确定处于锁定状态时，输出锁定信号；根据鉴相结果和延时控制信号确定处于失锁状态时，输出失锁信号。本发明提供的延迟锁相环应用于电子设备中。
延迟锁相环方法多相时钟生成电路电子设备

[发明专利]一种视频加密方法、终端设备以及计算机存储介质-CN202010343658.8有效
发明人：刘慧超;梁利平;王志君;管武;洪钦智 -专利权人：中国科学院微电子研究所
申请日： 2020-04-27 - 公布日： 2022-05-06 - 主分类号： H04N21/2347 文献下载
摘要：本发明公开了一种视频加密方法、终端设备以及计算机存储介质，涉及图像处理技术领域，以保证视频加密数据量小，计算复杂度低。该视频加密方法包括：获取视频帧中视频编码块；确定视频编码块的纹理强度；在利用视频编码块的纹理强度与纹理强度阈值，确定视频编码块为纹理区域的情况下，利用流密钥对纹理区域对应的视频编码块进行加密。所述终端设备用于执行上述视频加密算法。本发明提供的视频加密方法用于图像处理中。
一种视频加密方法终端设备以及计算机存储介质

[发明专利]一种基于MOS晶体管的基本运算电路及其扩展电路-CN201910382396.3有效
发明人： 洪钦智;王志君;梁利平 -专利权人：中国科学院微电子研究所
申请日： 2019-05-09 - 公布日： 2021-07-13 - 主分类号： G06F7/505 文献下载
摘要：本发明属于半导体技术领域，公开了一种基于MOS晶体管的基本运算电路，包括：MOS晶体管；所述MOS晶体管的漏极连接电源端VDD，所述MOS晶体管的源极作为电路输出端；MOS晶体管的栅极作为第一输入端，MOS晶体管的衬底作为第二输入端；其中，第一输入端采用二值输入a：VDD/VG0；第二输入端采用二值输入b：VX1/VX2；VG0的获取方法为：在MOS晶体管的衬底加载相对大值电压VX1，在MOS晶体管的栅极加载从VDD到VSS的扫描电压，获取MOS晶体管的第一导通电流图；在MOS晶体管的衬底加载相对小值电压VX2，重复上述操作，获取MOS晶体管的第二导通电流图并比较，获取导通电流差值最大时的栅极电压，即为VG0。本发明提供的基本运算电路能够降低空间占用，提升扩展使用的规模。
一种基于 mos 晶体管基本运算电路及其扩展

[发明专利]一种高速缓存系统及单周期多数据的入栈、出栈操作方法-CN201910858108.7在审
发明人：王志君;洪钦智;梁利平 -专利权人：中国科学院微电子研究所
申请日： 2019-09-11 - 公布日： 2021-03-12 - 主分类号： G06F15/78 文献下载
摘要：本发明公开了一种高速缓存系统，包括：存储单元、监控单元和命中判定单元，存储单元包括数据缓存空间和临时堆栈空间，存储单元用于存储待写数据和Tag；监控单元监测存储单元写端口的数据和命中信号；命中判定单元用于判断当前的读操作是否命中了存储单元，并在发生命中时将待读数据由存储单元中读出；其中，存储单元包括若干个并行设置的N位存储模块，每一N位存储模块均设置有若干状态位；监控单元用于获取待写数据信息和若干状态位信息，并在发生命中时，根据待写数据信息和若干状态位，将待写数据和对应地址的Tag写入对应数据缓存空间或临时堆栈空间，可以提高堆栈效率。本发明还提供一种单周期多数据的入栈、出栈操作方法。
一种高速缓存系统周期多数操作方法

[发明专利]一种视频图像处理的方法及装置-CN201910109858.4有效
发明人：路霄汉;梁利平;王志君;洪钦智 -专利权人：中国科学院微电子研究所
申请日： 2019-02-11 - 公布日： 2021-02-26 - 主分类号： G06T7/136 文献下载
摘要：本发明涉及图像处理技术领域，尤其涉及一种视频图像处理的方法及装置，该方法包括：获取视频中连续的N帧图像，为每帧图像的相同坐标位置的像素点创建背景集合以及配置状态寄存器；基于当前帧图像的第一像素点对应的第一状态寄存器的值，在判断获得该第一像素点对应的第一背景集合的像素值是非污染的时，且该第一像素点邻域内的第二像素点的第二背景集合所对应的第二状态寄存器的值满足预设条件时，将第一像素点替换第一背景集合中的任意一个像素值以及替换第二背景集合中的任意一个像素值，根据替换后的第一背景集合和第二背景集合的值，判断当前像素点是背景还是前景，基于该结果获得第一二值图，使得每帧图像均可避免“鬼影”的出现。
一种视频图像处理方法装置

[发明专利]基于神经网络的高效指令测试序列生成方法及装置-CN202010740929.3在审
发明人：王培鑫;梁利平;王志君;管武;洪钦智;刘光宇 -专利权人：中国科学院微电子研究所
申请日： 2020-07-28 - 公布日： 2020-10-30 - 主分类号： G06F11/26 文献下载
摘要：一种基于神经网络的指令测试序列生成方法，包括以下步骤：随机生成概率向量；根据所述概率向量通过指令生成器生成M种指令；将所述指令送入处理器硬件代码，得到处理器模块覆盖率；将所述多个概率向量作为输入，所述处理器模块覆盖率作为输出，训练神经网络；所述神经网络训练好之后，得到固定参数神经网络，将随机生成的概率向量输入所述固定参数神经网络中，判断所述固定参数神经网络的输出是否超过阈值；在所关注的处理器模块的对应输出均超过所述阈值的情况下，则选择对应的概率向量生成测试序列。本发明还提供了一种基于神经网络的指令测试序列生成装置。
基于神经网络高效指令测试序列生成方法装置

[发明专利]一种多模多核的通信基带SoC芯片-CN201610560694.3有效
发明人：王志君;梁利平;管武;洪钦智;吴凯 -专利权人：中国科学院微电子研究所
申请日： 2016-07-15 - 公布日： 2019-04-09 - 主分类号： H04B1/00 文献下载
摘要：本发明公开了一种多模多核的通信基带SoC芯片，包括：多个同构DSP处理器，一个射频前端协处理器、一个并行比特协处理器以及片上存储器；其中，所述射频前端协处理器、所述并行比特协处理器以及所述通用数字信号处理器均与所述片上存储器通信连接。所述SoC芯片由多个通用数字信号处理器搭载通信专用的射频前端协处理器以及并行比特处理器构成，可以通过软件定义支持LTE‑A通信。通用数字信号处理器兼容DSP指令以及CPU指令，即可实现高性能矢量处理功能，也可以处理诸如任务调度等管理性工作。所述SoC芯片可以通过软件定义支持支持包括LTE‑A通信规则在内的多种通信规则，通信系统体积小，结构简单，成本低。
一种多核通信基带 soc 芯片

[发明专利]一种数据传输缓冲装置-CN201510973648.1有效
发明人：梁利平;王昳;洪钦智;王志君 -专利权人：中国科学院微电子研究所
申请日： 2015-12-22 - 公布日： 2019-01-15 - 主分类号： G06F13/16 文献下载
摘要：本发明提供了一种数据传输缓冲装置，所述装置包括：第一寄存器及第二寄存器；当所述第一寄存器与所述第二寄存器同时产生满信号时，且有数据输入，所述装置输出的反馈应答信号无效；其中，当所述反馈应答信号无效时，当前一级的所述装置的上一级所述装置保持当前的数据传输，确保数据传输在发生一拍阻塞时，只插入一个传输气泡，提高数据传输速率；如此，在数据传输路径中插入该装置即可打断原有的较长走线，使得主频的性能不再受核间走线过长的限制；另外，因所述第一寄存器及所述第二寄存器为乒乓结构，这种乒乓结构可以避免因插入寄存器导致在传输路径上产生与寄存器级数相应的传输气泡的现象，提高了数据传输速率。
一种数据传输缓冲装置

[发明专利]LDPC译码器水平运算单元的多码率复用装置-CN200910235801.5有效
发明人：王军;洪钦智;王劲涛;雷伟龙;杨昉 -专利权人：清华大学
申请日： 2009-10-09 - 公布日： 2010-04-14 - 主分类号： H04M13/00 文献下载
摘要：本发明提供了一种LDPC译码器水平运算单元的多码率复用方法及其实现装置。所述装置包括：基本比较单元，用于根据所需复用的多种码率的校验矩阵的各自的行重和行数来选择首级水平运算比较器的输入数及首级水平运算比较器的个数；通过最小值比较运算获得并输出与所述首级水平运算比较器的个数相等的多组最小值、次小值及最小值位置指针；中间比较单元，以所述基本比较单元输出的多组数据作为输入，通过组合比较运算获得所述多组数据的整体的最小值、次小值及最小值位置指针；选通输出单元，用于通过码率选择信号对来自所述中间比较单元的数据进行选通，输出所述多种码率中确定码率下的运算结果。采用本发明的装置可以大大减少实现运算单元所需的硬件资源。
ldpc 译码器水平运算单元多码率复用装置

[发明专利]实现水平运算和垂直运算同时运行的LDPC码译码方法-CN200910088160.5有效
发明人：王军;洪钦智;符剑;雷伟龙;张彧;王昭诚 -专利权人：清华大学
申请日： 2009-07-03 - 公布日： 2009-12-02 - 主分类号： H03M13/11 文献下载
摘要：本发明公开了一种实现水平运算和垂直运算同时运行的LDPC码译码方法。包括：将LDPC码的校验矩阵以列为单位拆分成k个新矩阵；为第1个新矩阵分配垂直运算单元，进行垂直运算；对第2个新矩阵进行垂直运算的同时，将所述垂直运算第一存储器中的运算结果作为所述水平运算单元的输入数进行水平运算，并将运算结果与水平运算中间存储器中的中间结果进行比较运算，后将运算结果返存入中间存储器(首次调用中间存储器时，中间存储器内为初始化最大值)，此方式继续至完成所述k个新矩阵的垂直运算和水平运算，得到最终的水平运算结果，至此完成第一次迭代计算。本发明的技术方案提高了运算单元的资源利用效率，降低了译码器的硬件资源消耗。
实现水平运算垂直同时运行 ldpc 译码方法

[发明专利]LDPC译码中的最小值比较方法及其实现装置-CN200910087067.2无效
发明人：王军;洪钦智;王劲涛;雷伟龙 -专利权人：清华大学
申请日： 2009-06-17 - 公布日： 2009-11-11 - 主分类号： H03M13/11 文献下载
摘要：本发明公开了一种LDPC译码的最小值比较方法及其实现装置。该方法包括：S1，利用首级比较单元对n个输入数排序，并按顺序以每相邻两个数为一组分别比较，得到n/2组最小值和次小值；S2，利用中间级比较单元对n/2组最小值和次小值分组，按顺序将每相邻两个组分为一组，得到n/4个新组，比较每个新组中的数，得到n/4组最小值和次小值；S3，重复S2至获得n个输入数的最小值和次小值及n个输入数的最小值位置指针；S4，利用最终输出级单元进行选通输出运算。本发明采用基于最小值位置指针的比较运算单元，实现高速水平运算，节省硬件资源，能够进行规整的结构化分级流水设计，减少运算逻辑的延时，提高运算速度。
ldpc 译码中的最小值比较方法及其实现装置

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