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专利名称

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农业化学；冶金建筑机械工程区域搜索

主分类

B 作业；运输

C 化学；冶金

D 纺织；造纸

E 固定建筑物

F 机械工程、照明、加热

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公布日期

2023-10-24 公布专利

2023-10-20 公布专利

2023-10-17 公布专利

2023-10-13 公布专利

2023-10-10 公布专利

2023-10-03 公布专利

2023-09-29 公布专利

2023-09-26 公布专利

2023-09-22 公布专利

2023-09-19 公布专利

专利权人

国家电网公司

华为技术有限公司

中兴通讯股份有限公司

三星电子株式会社

中国石油化工股份有限公司

鸿海精密工业股份有限公司

松下电器产业株式会社

上海交通大学

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[发明专利]栅极环绕半导体器件及其制作方法-CN201810374721.7有效
发明人： 权兑勇;权五成 -专利权人：三星电子株式会社
申请日： 2018-04-24 - 公布日： 2023-09-22 - 主分类号： H01L21/8238 文献下载
摘要：本发明提供一种栅极环绕半导体器件及其制作方法。所述方法包括：提供如下所述的半导体衬底，栅极开口包括有源鳍与一个相邻的栅极环绕沟道之间以及两个相邻的栅极环绕沟道之间的栅极空间；在第一及第二区中在栅极开口的底部及侧壁上及在栅极环绕沟道上及围绕栅极环绕沟道形成填充栅极空间的第一部分的介电层；在第一及第二区中在介电层上形成填充栅极空间的第一功函数金属；在第一及第二区中形成第一碳基掩模以覆盖栅极环绕沟道；在第一及第二区中在第一碳基掩模上形成第二碳基掩模至高于栅极开口；移除第二区中的第一及第二碳基掩模；使用第一及第二碳基掩模进行蚀刻移除第二区中的第一功函数金属；移除第一及第二碳基掩模；形成第二功函数金属。
栅极环绕半导体器件及其制作方法

[发明专利]半导体器件-CN201910747785.1有效
发明人：梁正吉;金相秀;权兑勇;许盛祺 -专利权人：三星电子株式会社
申请日： 2014-08-12 - 公布日： 2023-08-08 - 主分类号： H01L27/092 文献下载
摘要：本发明提供一种半导体器件。该半导体器件包括：衬底，包括第一区和第二区；第一晶体管，提供在第一区上以包括从衬底突出的第一沟道区；以及第二晶体管，提供在第二区上以包括第二沟道区和在衬底与第二沟道区之间延伸的栅电极。第一沟道区可以包括包含与第二沟道区不同的材料的下半导体图案和包含与第二沟道区相同的材料的上半导体图案。
半导体器件

[发明专利]静态随机存取存储器装置-CN201610989840.4有效
发明人：李东勋;权兑勇;金洞院 -专利权人：三星电子株式会社
申请日： 2016-11-10 - 公布日： 2023-06-02 - 主分类号： H10B10/00 文献下载
摘要：一种静态随机存取存储器装置包括第一晶体管、第二晶体管及第三晶体管，所述第一晶体管、第二晶体管及第三晶体管分别用作通门晶体管、下拉晶体管及上拉晶体管。每一晶体管的沟道区可包括垂直堆叠在衬底上的多个半导体片材。用作第一晶体管的沟道区及第二晶体管的沟道区的半导体片材可具有比用作第三晶体管的沟道区的半导体片材大的宽度。
静态随机存取存储器装置

[发明专利]半导体器件-CN202111374019.9在审
发明人：丁海建;权兑勇;梁光容;吴怜默;李馥英;河承模;李亨求 -专利权人：三星电子株式会社
申请日： 2021-11-19 - 公布日： 2022-06-14 - 主分类号： H01L27/11 文献下载
摘要：一种半导体器件包括：衬底，具有第一存储单元和第二存储单元，第一存储单元和第二存储单元在第一方向上彼此相邻；第一至第四存储鳍，在第一存储单元中在第一方向上彼此相邻，第一至第四存储鳍从衬底突出；第五至第八存储鳍，在第二存储单元中在第一方向上彼此相邻，第五至第八存储鳍从衬底突出；以及第一浅器件隔离层，在第四存储鳍和第五存储鳍之间，第一浅器件隔离层的侧壁具有拐点。
半导体器件

[发明专利]半导体器件-CN202111331262.2在审
发明人：宋昇珉;权兑勇;马在亨;李南玹 -专利权人：三星电子株式会社
申请日： 2021-11-11 - 公布日： 2022-05-27 - 主分类号： H01L23/48 文献下载
摘要：可以提供一种半导体器件，该半导体器件包括：衬底，包括在第一方向上延伸的划分区域；在衬底上的第一和第二有源图案，并且划分区域插设在其间，第一和第二有源图案在垂直于第一方向的第二方向上彼此间隔开；栅电极，在第一方向上延伸并与第一和第二有源图案交叉；在第一有源图案上的第一沟道图案；以及在第二有源图案上的第二沟道图案。在第一方向上，第一有源图案的最小宽度可以小于第二有源图案的最小宽度。第一沟道图案的与划分区域相邻的端部可以包括在第一方向上延伸的突出部分，并且该突出部分在平面图中可以具有三角形形状。
半导体器件

[发明专利]集成电路器件和制造其的方法-CN201710243381.X有效
发明人： M.坎托罗;权兑勇;朴栽永;黄东勋;李汉基;刘素罗 -专利权人：三星电子株式会社
申请日： 2017-04-14 - 公布日： 2022-03-15 - 主分类号： H01L27/088 文献下载
摘要：如在此提供的一种集成电路器件可以包括器件区域和器件间隔离区域。在器件区域内，鳍式有源区域可以从基板凸出，并且鳍式有源区域的相反的侧壁可以被内隔离层覆盖。外隔离层可以填充器件间隔离区域中的外部深沟槽。内隔离层可以在外部深沟槽的内侧壁处从器件区域远离延伸进器件间隔离区域中。可以有许多鳍式有源区域和在其间的沟槽。外部深沟槽和在所述多个鳍式有源区域之间的沟槽可以具有不同的高度。在此描述的集成电路器件和制造的方法可以由于不必要的鳍式有源区域留在器件区域周围而减小可能出现各种不同的缺陷或故障的可能性。
集成电路器件制造方法

[发明专利]半导体器件-CN202010315750.3在审
发明人： 权兑勇;金并基;李基焕;李正韩 -专利权人：三星电子株式会社
申请日： 2020-04-21 - 公布日： 2020-11-17 - 主分类号： H01L29/78 文献下载
摘要：一种半导体器件包括：具有第一区域和第二区域的衬底；在所述第一区域上沿第一方向间隔开的第一鳍组，每个所述第一鳍组包括在与所述第一方向相交的第二方向上纵长地延伸的相邻的第一鳍和第二鳍；以及在所述第二区域上沿第三方向间隔开的第三鳍至第五鳍，所述第三鳍至所述第五鳍在与所述第三方向相交的第四方向上纵长地延伸。所述第三鳍至所述第五鳍具有第一节距，所述第一鳍和所述第二鳍具有等于或小于所述第一节距的第二节距，相邻的所述第一鳍组具有大于所述第一节距的三倍且小于所述第一节距的四倍的第一组节距，并且所述第一鳍的宽度和所述第二鳍的宽度与所述第三鳍的宽度相同。
半导体器件

[发明专利]半导体器件-CN201510136837.3有效
发明人：前田茂伸;权兑勇;金相秀;朴在厚 -专利权人：三星电子株式会社
申请日： 2015-03-26 - 公布日： 2020-09-22 - 主分类号： H01L29/423 文献下载
摘要：本公开提供了半导体器件。该半导体器件可以包括：场绝缘层，在衬底的顶表面上并包括限定在该场绝缘层中的在第一方向上延伸的沟槽；鳍型有源图案，从所述衬底的所述顶表面延伸并穿过限定在所述场绝缘层中的所述沟槽，所述鳍型有源图案包括接触所述衬底的第一下图案和接触所述第一下图案且从所述衬底突出得比所述场绝缘层远的第一上图案，所述第一上图案包括与所述第一下图案不同的晶格改变材料，所述鳍型有源图案包括第一鳍部分以及在所述第一鳍部分的在所述第一方向上的两侧的第二鳍部分；以及第一栅电极，交叉所述鳍型有源图案并在不同于所述第一方向的第二方向上延伸。
半导体器件

[发明专利]形成垂直场效应晶体管器件的方法-CN201910495345.1在审
发明人： 权兑勇;徐康一;权五成;崔起植 -专利权人：三星电子株式会社;国际商业机器公司
申请日： 2019-06-10 - 公布日： 2019-12-24 - 主分类号： H01L21/336 文献下载
摘要：提供了形成垂直场效应晶体管(VFET)器件的方法。所述方法可以包括：形成从衬底的上表面沿竖直方向突出的沟道区；在所述沟道区的侧面上形成栅极绝缘体层；在形成所述栅极绝缘体层之后，在所述沟道区上形成顶部源极/漏极；以及在所述栅极绝缘体层上形成栅电极。
栅极绝缘体沟道区垂直场效应晶体管源极/漏极上表面栅电极衬底竖直侧面

[发明专利]半导体器件及其制造方法-CN201410393679.5有效
发明人：梁正吉;金相秀;权兑勇;许盛祺 -专利权人：三星电子株式会社
申请日： 2014-08-12 - 公布日： 2019-09-10 - 主分类号： H01L27/02 文献下载
摘要：本发明提供一种半导体器件及其制造方法。该半导体器件包括：衬底，包括第一区和第二区；第一晶体管，提供在第一区上以包括从衬底突出的第一沟道区；以及第二晶体管，提供在第二区上以包括第二沟道区和在衬底与第二沟道区之间延伸的栅电极。第一沟道区可以包括包含与第二沟道区不同的材料的下半导体图案和包含与第二沟道区相同的材料的上半导体图案。
半导体器件及其制造方法

[发明专利]半导体器件及其制造方法-CN201410232029.2有效
发明人： 权兑勇;金相秀;梁正吉;崔正达 -专利权人：三星电子株式会社
申请日： 2014-05-28 - 公布日： 2019-04-23 - 主分类号： H01L27/02 文献下载
摘要：本发明公开了一种半导体器件，其包括衬底、化合物半导体层和第一半导体图案和第二半导体图案。衬底包括第一区和第二区。第一半导体图案位于第一区的化合物半导体层上，并包括元素半导体。第二半导体图案位于第二区的化合物半导体层上，并包括III‑V族半导体材料。
半导体器件及其制造方法

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