“孔维新”申请（专利权）人搜索_中国专利权人_发明人_技术持有人_科研专家_钻瓜专利网

钻瓜专利网为您找到相关结果83个，建议您升级VIP下载更多相关专利

[发明专利]一种球形轮式机器人-CN202211020019.3在审
发明人：石侃;王俊杰;丁茂莹;刘甲超;孔维新;刘桂福 -专利权人：山东科技大学
申请日： 2022-08-24 - 公布日： 2023-03-10 - 主分类号： B62D57/02 文献下载
摘要：本发明公开了一种球形轮式机器人，包括机体、三个传动支链、以及六个轮组，该机体包括三通孔固定块、电机端外壳和非电机端外壳，二外壳具有T型末端；各个轮组包括在T型末端对称布置的一对大轮，还包括在大轮外侧且与大轮同轴布置的小轮，所述大轮和小轮的外周上间隔布置有滚轮，各个传动支链包括在电机端外壳中设置的双出轴电机与第一90°变向双出轴机构、和在非电机端外壳中设置的传动轴和第二90°变向双出轴机构，其中，同一传动支链两端的轮组的轮子轴线平行，不同传动支链上的轮子轴线相互垂直。本发明的机器人由六个轮组布置呈球形，具有结构紧凑新颖、灵活性高等优点，可以应用于野外勘测、救援、教学示范等领域。
一种球形轮式机器人

[发明专利]计算芯片及其操作方法-CN201811143995.1有效
发明人：范志军;王欣;杨作兴;孔维新;田文博;李楠 -专利权人：深圳比特微电子科技有限公司
申请日： 2018-09-29 - 公布日： 2023-02-17 - 主分类号： G06F15/173 文献下载
摘要：本公开涉及计算芯片及其操作方法。提供有一种计算芯片，包括多个计算节点，每个计算节点包括：控制电路，其用于控制该计算节点的操作，运算电路，其连接到所述控制电路，所述运算电路从所述控制电路接收数据，并基于该数据进行运算，存储器，其连接到所述控制电路并且能够由所述控制电路直接访问，所述存储器包括多个存储区域；路由电路，其连接到所述控制电路并连接到相邻的计算节点的路由电路，所述路由电路能够与控制电路进行数据交互，并且能够与相邻的计算节点的路由电路进行数据交互。
计算芯片及其操作方法

[发明专利]具有多路选择器功能的锁存器-CN202210455772.9有效
发明人：范志军;田文博;孔维新;杨作兴;郭海丰 -专利权人：深圳比特微电子科技有限公司
申请日： 2022-04-28 - 公布日： 2023-01-24 - 主分类号： H03K3/037 文献下载
摘要：本公开涉及一种具有多路选择器功能的锁存器，包括：第一三态门，所述第一三态门的数据输入端被配置为接收第一数据信号，所述第一三态门的时钟输入端被配置为接收第一时钟信号；第二三态门，所述第二三态门的数据输入端被配置为接收第二数据信号，所述第二三态门的时钟输入端被配置为接收第二时钟信号；以及反相器，所述反相器的输入端连接到第一三态门的输出端和第二三态门的输出端，所述反相器的输出端提供锁存器的输出，其中，第一时钟信号和第二时钟信号使得第一三态门和第二三态门在不同的时间导通。
具有选择器功能锁存器

[发明专利]具有多路选择器功能的混合相位锁存器-CN202210455773.3有效
发明人：范志军;田文博;孔维新;杨作兴;郭海丰 -专利权人：深圳比特微电子科技有限公司
申请日： 2022-04-28 - 公布日： 2023-01-24 - 主分类号： H03K3/037 文献下载
摘要：本公开涉及一种具有多路选择器功能的混合相位锁存器，包括：传输门，所述传输门的数据输入端被配置为接收第一数据信号，所述传输门的时钟输入端被配置为接收第一时钟信号；三态门，所述三态门的数据输入端被配置为接收第二数据信号，所述三态门的时钟输入端被配置为接收第二时钟信号；以及反相器，所述反相器的输入端连接到传输门的输出端和三态门的输出端，所述反相器的输出端提供混合相位锁存器的输出，其中，第一时钟信号和第二时钟信号使得传输门和三态门在不同的时间导通。
具有选择器功能混合相位锁存器

[发明专利]具有多路选择器功能的反相锁存器-CN202210456001.1有效
发明人：范志军;田文博;孔维新;杨作兴;郭海丰 -专利权人：深圳比特微电子科技有限公司
申请日： 2022-04-28 - 公布日： 2022-09-09 - 主分类号： H03K3/037 文献下载
摘要：本公开涉及一种具有多路选择器功能的反相锁存器，包括：第一传输门，所述第一传输门的数据输入端被配置为接收第一数据信号，所述第一传输门的时钟输入端被配置为接收第一时钟信号；第二传输门，所述第二传输门的数据输入端被配置为接收第二数据信号，所述第二传输门的时钟输入端被配置为接收第二时钟信号；以及反相器，所述反相器的输入端连接到第一传输门的输出端和第二传输门的输出端，所述反相器的输出端提供反相锁存器的输出，其中，第一时钟信号和第二时钟信号使得第一传输门和第二传输门在不同的时间导通。
具有选择器功能反相锁存器

[发明专利]具有多路选择器功能的D触发器-CN202210456120.7有效
发明人：范志军;田文博;孔维新;杨作兴;郭海丰 -专利权人：深圳比特微电子科技有限公司
申请日： 2022-04-28 - 公布日： 2022-08-23 - 主分类号： H03K3/037 文献下载
摘要：本公开涉及一种具有多路选择器功能的D触发器，包括：第一传输门，所述第一传输门的数据输入端被配置为接收第一数据信号，所述第一传输门的时钟输入端被配置为接收第一时钟信号；第二传输门，所述第二传输门的数据输入端被配置为接收第二数据信号，所述第二传输门的时钟输入端被配置为接收第二时钟信号；反相锁存单元，所述反相锁存单元的数据输入端连接到第一传输门的输出端和第二传输门的输出端，所述反相锁存单元的时钟输入端被配置为接收第三时钟信号；以及反相器，所述反相器的输入端连接到反相锁存单元的输出端，所述反相器的输出端提供D触发器的输出。
具有选择器功能触发器

[发明专利]具有多路选择器功能的混合相位D触发器-CN202210456135.3有效
发明人：范志军;田文博;孔维新;杨作兴;郭海丰 -专利权人：深圳比特微电子科技有限公司
申请日： 2022-04-28 - 公布日： 2022-08-23 - 主分类号： H03K3/037 文献下载
摘要：本公开涉及一种具有多路选择器功能的混合相位D触发器，包括：传输门，所述传输门的数据输入端被配置为接收第一数据信号，所述传输门的时钟输入端被配置为接收第一时钟信号；三态门，所述三态门的数据输入端被配置为接收第二数据信号，所述三态门的时钟输入端被配置为接收第二时钟信号；反相锁存单元，所述反相锁存单元的数据输入端连接到传输门的输出端和三态门的输出端，所述反相锁存单元的时钟输入端被配置为接收第三时钟信号；以及反相器，所述反相器的输入端连接到反相锁存单元的输出端，所述反相器的输出端提供混合相位D触发器的输出。
具有选择器功能混合相位触发器

[发明专利]采用全定制布局摆放的芯片以及用于实现挖矿算法的电子装置-CN202110180554.4在审
发明人：范志军;杨作兴;李楠;田文博;孔维新 -专利权人：深圳比特微电子科技有限公司
申请日： 2021-02-08 - 公布日： 2022-08-16 - 主分类号： G06F30/392 文献下载
摘要：本公开涉及采用全定制布局摆放的芯片以及用于实现挖矿算法的电子装置。提供有一种采用全定制布局摆放的芯片，包括具有多个运算级的流水线结构，其中每个运算级包括：在平行于芯片的衬底的X方向上依次排列并且在X方向上具有统一的行高度的多个行，所述多个行包括第一类型的行，每个第一类型的行包括：第一组寄存器模块，包括以a行b列的阵列的形式排列的a＊b个寄存器模块，其中每个寄存器模块在X方向上具有第一高度，所述行高度是第一高度的a倍，其中a、b为正整数；以及第一组逻辑运算模块，包括以a行c列的阵列的形式排列的a＊c个逻辑运算模块，其中每个逻辑运算模块在X方向上具有第一高度，其中c为正整数；其中，所述第一组寄存器模块和所述第一组逻辑运算模块在Y方向上相邻设置，并且所述第一组逻辑运算模块用于处理所述第一组寄存器模块中的数据。
采用定制布局摆放芯片以及用于实现算法电子装置

[发明专利]具有多路选择器功能的反相D触发器-CN202210455909.0有效
发明人：范志军;田文博;孔维新;杨作兴;郭海丰 -专利权人：深圳比特微电子科技有限公司
申请日： 2022-04-28 - 公布日： 2022-08-09 - 主分类号： H03K3/037 文献下载
摘要：本公开涉及一种具有多路选择器功能的反相D触发器，包括：第一三态门，所述第一三态门的数据输入端被配置为接收第一数据信号，所述第一三态门的时钟输入端被配置为接收第一时钟信号；第二三态门，所述第二三态门的数据输入端被配置为接收第二数据信号，所述第二三态门的时钟输入端被配置为接收第二时钟信号；反相锁存单元，所述反相锁存单元的数据输入端连接到第一三态门的输出端和第二三态门的输出端，所述反相锁存单元的时钟输入端被配置为接收第三时钟信号；以及反相器，所述反相器的输入端连接到反相锁存单元的输出端，所述反相器的输出端提供反相D触发器的输出。
具有选择器功能触发器

[发明专利]复合逻辑门电路和矿机设备-CN202110105646.6在审
发明人： 孔维新;于东;田文博;范志军;杨作兴 -专利权人：深圳比特微电子科技有限公司
申请日： 2021-01-26 - 公布日： 2022-07-26 - 主分类号： H03K19/094 文献下载
摘要：本公开涉及复合逻辑门电路和矿机设备。复合逻辑门电路包括：包括第一逻辑门电路和反相器电路的简单逻辑门电路、第一PMOS管和第一NMOS管；第一逻辑门电路被配置为接收第一输入信号和第二输入信号，并且输出第一输出信号，反相器电路包括第二PMOS管和第二NMOS管第二PMOS管的源极耦接到电源输入端、漏极耦接到第二NMOS管的漏极、栅极被配置为接收第一输出信号，第二NMOS管的源极耦接到接地端、栅极被配置为接收第一输出信号，第一PMOS管的源极耦接到第二PMOS管的漏极、漏极耦接到第一NMOS管的漏极、栅极被配置为接收第三输入信号，第一NMOS管的源极被配置为接收第一输出信号、栅极被配置为接收第三输入信号，第一逻辑门电路为与非门电路或者或非门电路。
复合逻辑门电路设备

[发明专利]多比特寄存器、芯片和计算装置-CN202011320660.X在审
发明人：田文博;范志军;杨作兴;李楠;孔维新 -专利权人：深圳比特微电子科技有限公司
申请日： 2020-11-23 - 公布日： 2022-05-24 - 主分类号： G06F9/30 文献下载
摘要：本公开涉及多比特寄存器、芯片和计算装置。一种多比特寄存器，所述多比特寄存器包括：多个寄存器单元，每个寄存器单元用于存储一比特数据，并且所述多个寄存器单元彼此并联连接；时钟缓冲器，用于为所述多个寄存器单元提供时钟信号，其中所述多个寄存器单元布置成寄存器单元阵列，并且所述时钟缓冲器布置在所述寄存器单元阵列的中间位置处。
比特寄存器芯片计算装置

[发明专利]用于系统级芯片设计的标准单元及应用其的数据处理单元、运算芯片和计算设备-CN202010773501.9有效
发明人： 孔维新;杨作兴;田文博;于东 -专利权人：深圳比特微电子科技有限公司
申请日： 2020-08-04 - 公布日： 2022-02-01 - 主分类号： G06F30/39 文献下载
摘要：本公开涉及用于系统级芯片设计的标准单元及应用其的数据处理单元、运算芯片和计算设备。提供有一种用于系统级芯片设计的标准单元，包括多个半导体器件并且用于实现基础逻辑功能。所述标准单元包括：第一阈值类型的第一晶体管；以及第二阈值类型的第二晶体管，所述第二阈值类型与所述第一阈值类型不同；其中，第一阈值类型的阈值范围与第二阈值类型的阈值范围不同。
用于系统芯片设计标准单元应用数据处理运算计算设备

[发明专利]版图设计的方法和集成电路、运算芯片和计算设备-CN202011376998.7有效
发明人： 孔维新;于东;范志军;田文博 -专利权人：深圳比特微电子科技有限公司
申请日： 2020-11-30 - 公布日： 2022-01-04 - 主分类号： G06F30/392 文献下载
摘要：本公开涉及一种版图设计的方法和集成电路、运算芯片和计算设备。该版图设计的方法包括利用初级标准单元库基于电路图网表生成初级版图，所述电路图网表包括第一标准单元和第二标准单元，所述初级标准单元库包括第一标准单元的第一标准版图和第二标准单元库的第二标准版图。该方法还包括基于第一标准版图与第二标准版图在初级版图中的拼接关系，将第一标准版图与第二标准版图合并以对合并版图进行优化。
版图设计方法集成电路运算芯片计算设备

[实用新型]卷帘门连接结构-CN202022712876.2有效
发明人：李凯旋;韩军英;刘利军;孔维新;王江伟 -专利权人：河北华丰能源科技发展有限公司
申请日： 2020-11-20 - 公布日： 2021-11-12 - 主分类号： E06B9/15 文献下载
摘要：本实用新型的卷帘门连接结构，包括相对设置的两个安装框架、及设于两个安装框架之间的卷帘门；每个安装框架分别包括固定框、及活动地连接于固定框的活动框，其中固定框包括第一侧挡板，活动框包括第二侧挡板，第二侧挡板与第一侧挡板相对设置，且活动框能够带动第二侧挡板作相对于第一侧挡板的摆动，以调整第二侧挡板与第一侧挡板之间的间距。本实用新型利用活动框作相对于固定框的摆动，来适应性调整与卷帘门配合的第一侧挡板与第二侧挡板之间的间距，防止卷帘门上呈折弯状的门片在卷帘门运动的过程中与第一侧挡板及第二侧挡板产生相互作用力，进而防止卷帘门将固定框及活动框拉环的情形发生。
卷帘门连接结构

[实用新型]采用全定制布局摆放的芯片以及用于实现挖矿算法的电子装置-CN202120363831.0有效
发明人：范志军;杨作兴;李楠;田文博;孔维新 -专利权人：深圳比特微电子科技有限公司
申请日： 2021-02-08 - 公布日： 2021-11-09 - 主分类号： G06F30/392 文献下载
摘要：本公开涉及采用全定制布局摆放的芯片以及用于实现挖矿算法的电子装置。提供有一种采用全定制布局摆放的芯片，包括具有多个运算级的流水线结构，其中每个运算级包括：在平行于芯片的衬底的X方向上依次排列并且在X方向上具有统一的行高度的多个行，所述多个行包括第一类型的行，每个第一类型的行包括：第一组寄存器模块，包括以a行b列的阵列的形式排列的a＊b个寄存器模块，其中每个寄存器模块在X方向上具有第一高度，所述行高度是第一高度的a倍，其中a、b为正整数；以及第一组逻辑运算模块，包括以a行c列的阵列的形式排列的a＊c个逻辑运算模块，其中每个逻辑运算模块在X方向上具有第一高度，其中c为正整数。
采用定制布局摆放芯片以及用于实现算法电子装置

1
2
3
4
5
6
下一页»
尾页
共 83 条