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[发明专利]时钟延时测试方法及时钟延时测试系统-CN202111632364.8有效
发明人：黄海鑫;翟文婷;胡贡平 -专利权人： 上海安路信息科技股份有限公司
申请日： 2021-12-28 - 公布日： 2023-07-14 - 主分类号： G06F1/14 文献下载
摘要：本发明提供了一种时钟延时测试方法，包括例化锁相环单元和触发器单元，以所述锁相环单元发送第一时钟和第二时钟，使所述第一时钟沿全局时钟树传输并经过互联单元传输到所述触发器单元的数据端，使所述第二时钟沿全局时钟树传输到所述触发器单元的采样端，计算所述第一时钟在所述全局时钟树传输的第一延时和所述第二时钟在全局时钟树传输的第二延时，调整所述第二时钟的相移，以使所述第二时钟滞后所述第一时钟，直至所述触发器单元的输出发生跳变，并获取所述第二时钟滞后所述第一时钟的滞后时间，根据所述第一延时、所述第二延时和所述滞后时间计算时钟区域间延迟时钟，简化了测试组网，降低了成本。本发明还提供了一种时钟延时测试系统。
时钟延时测试方法系统

[发明专利]提取版图不同模块连接关系的方法-CN201811428183.1有效
发明人：姚聪 -专利权人： 上海安路信息科技股份有限公司
申请日： 2018-11-27 - 公布日： 2023-07-14 - 主分类号： G06F30/392 文献下载
摘要：本发明涉及一种提取版图不同模块连接关系的方法，是通过验证工具Calibre LVS提取模块间连接关系信息后实现，主要有：使用集成电路版图编辑工具，把需要提取连接关系的两个或者两个以上的模块调入并打开，其中所述模块内部label采用可区别标签、并保证其内部通过LVS；操作界面中加入上述模块各cell相互之间的连接线；复制所述模块内部label到模块之间连接线对应的位置；打开calibre验证工具，进行LVS检查；根据该检查结果产生的“top.LVS.report.shorts”文件来编写脚本文件，可统计并提取出上述模块间连接关系。本发明所用方法效率及准确高。
提取版图不同模块连接关系方法

[发明专利]适用于FPGA码流更新的IO状态切换方法及装置-CN202310214055.1在审
发明人：厚娇;仇斌 -专利权人： 上海安路信息科技股份有限公司
申请日： 2023-03-06 - 公布日： 2023-06-30 - 主分类号： G06F15/78 文献下载
摘要：本发明公开了一种适用于FPGA码流更新的IO状态切换方法及装置，该方法包括：锁定GPIO的双向IO值，并在对FPGA进行现有数据擦除后，更新FPGA的码流；对FPGA执行唤醒操作，并释放GPIO的第一输出值至可编程逻辑功能模块；控制多路选择器在预设时间对GPIO进行状态切换，以使GPIO的第一输出值从GPIO的返回值切换至用户指定的第二输出值。采用本发明实施例，在更新FPGA码流时，先对GPIO的双向IO值进行锁定，然后进行更新，并在释放GPIO的第一输出值后，根据用户需要控制多路选择器对GPIO的状态进行切换，避免了在释放GPIO的输出值后同时切换状态。
适用于 fpga 更新 io 状态切换方法装置

[发明专利]基于FPGA的百兆光物理层及其装置-CN202111068352.7有效
发明人：苏鲁阳;文华武;徐国 -专利权人： 上海安路信息科技股份有限公司
申请日： 2021-09-13 - 公布日： 2023-06-27 - 主分类号： H04Q11/00 文献下载
摘要：本申请提供基于FPGA的百兆光物理层及其装置。物理层包括物理编码子层和物理介质附着子层。物理编码子层包括位宽编码器、并‑串转换模块、串‑并转换模块、位宽解码器和载波侦测模块，位宽编码器耦合到介质独立接口和并‑串转换模块，位宽解码器耦合到介质独立接口和串‑并转换模块，载波侦测模块耦合到介质独立接口、位宽编码器和位宽解码器。物理介质附着子层包括不归零就反向编码器、不归零就反向解码器、连接控制器、数据恢复模块和载波检测模块，不归零就反向编码器耦合到并‑串转换模块，连接控制器耦合到载波侦测模块，不归零就反向解码器耦合到串‑并转换模块、载波检测模块和数据恢复模块，数据恢复模块耦合到物理介质相关子层服务接口。
基于 fpga 百兆物理层及其装置

[发明专利]FPGA配置电路的启动系统及其方法-CN201910133756.6有效
发明人：仇斌 -专利权人： 上海安路信息科技股份有限公司
申请日： 2019-02-22 - 公布日： 2023-06-27 - 主分类号： G06F15/78 文献下载
摘要：本申请涉及集成电路技术领域，公开了一种FPGA配置电路的启动系统及其方法。该系统包括三输入选择器、地址和模式产生模块、闪存读取控制逻辑模块、校验模块、地址获取模块和下载失败计数模块；通过三输入选择器选择输出下载地址给地址和模式产生模块，以产生下载地址及其下载模式参数，闪存读取控制逻辑模块根据该下载地址及其下载模式参数从闪存下载数据，校验模块对闪存读取控制逻辑模块下载的数据进行校验，判断是否下载失败，下载失败计数模块根据校验模块的输出结果对下载失败次数进行计数，并根据计数的结果控制三输入选择器输出对应的下载地址，地址获取模块在校验模块判定第三地址及其下载模式参数下载成功时，存储该第三地址。
fpga 配置电路启动系统及其方法

[发明专利]FPGA技术映射的优化方法及系统-CN202310299491.3在审
发明人：王辰 -专利权人： 上海安路信息科技股份有限公司
申请日： 2023-03-24 - 公布日： 2023-06-23 - 主分类号： G06F30/331 文献下载
摘要：本申请涉及现场可编程逻辑门阵列电路技术领域，公开了一种FPGA技术映射的优化方法及系统，该方法先将输入的寄存器传输级电路分割成若干个子电路，再将用户指定的原电路输入和输出端时序约束按照“基本逻辑门延时模型”传导至各个子电路输入和输出端，并在此约束下对各个子电路进行技术映射。然后按照“查找表延时模型”对已经映射好的子电路重新计算并更新其时序约束，并且在调整后重新进行技术映射。重复对子电路时序约束更新和重新技术映射这两个步骤，直至所有子电路上的时序约束在数值上收敛。本申请能够得到时序性能更为优化的FPGA电路。
fpga 技术映射优化方法系统

[发明专利]CDR锁定方法、装置及存储介质-CN202310202497.4在审
发明人：宋飞;陈思齐;周江;郭洪 -专利权人： 上海安路信息科技股份有限公司
申请日： 2023-03-03 - 公布日： 2023-06-23 - 主分类号： G06F30/33 文献下载
摘要：本发明公开了一种CDR锁定方法、装置及存储介质，其中方法包括：在CDR眼图的边沿判定线和数据判定线之间插入一条辅助判定线；在RX数据流由关闭恢复为正常时，检测时钟的位置；在时钟的位置处于边沿数据线和辅助判定线之间时，判断时钟的移动方向，若时钟的移动方向为向右，则判定为简并态；基于简并态触发时钟进行跳变，完成CDR重锁。本发明通过在边沿判定线和数据判定线之间插入一条辅助判定线，能够根据辅助判定线和数据判定线准确定位时钟的位置，并判定是否为简并态，从而能够准确区分CDR的正常状态和简并态，能够基于CDR的当前状态对CDR进行锁定，从而有效提高CDR锁定的准确性。
cdr 锁定方法装置存储介质

[发明专利]FPGA硬宏单元的初始位置布局方法和装置-CN202310149438.5在审
发明人：刘榜;葛坤峰 -专利权人： 上海安路信息科技股份有限公司
申请日： 2023-02-21 - 公布日： 2023-06-13 - 主分类号： G06F30/347 文献下载
摘要：本发明公开了FPGA硬宏单元的初始位置布局方法和装置。该方法包括：针对FPGA电路中的所有目标逻辑器件，建立时序超图；其中，目标逻辑器件包括硬宏单元、寄存器、输入输出单元；基于时序超图，将存在至少一条信号传输路径的两个硬宏单元作为一个硬宏单元组合，得到若干个硬宏单元组合，并获取各个硬宏单元组合的时序亲密度；根据各个硬宏单元组合的时序亲密度和各个硬宏单元的当前物理位置，采用模拟退火算法得到各个硬宏单元的最优物理位置，以将各个硬宏单元的最优物理位置对应作为各个硬宏单元的初始位置。本发明能够基于时序超图合理布局硬宏单元的初始位置，有利于优化FPGA布局布线效果。
fpga 单元初始位置布局方法装置

[发明专利]基于FPGA的多通道DDR读写仲裁装置-CN202211722377.9在审
发明人：万权 -专利权人：成都维德青云电子有限公司;上海安路信息科技股份有限公司
申请日： 2022-12-30 - 公布日： 2023-06-06 - 主分类号： G06F13/16 文献下载
摘要：本发明公开了一种基于FPGA的多通道DDR读写仲裁装置，包括：采集模块，用于多通道接收第一数据，并存储至所述fifo写入模块，生成与第一数据对应的写命令协议数据，将该数据发送至仲裁模块；激励源模块，用于根据预设的显示格式，生成读命令协议数据并将该数据发送至仲裁模块；仲裁模块，用于按照先到先存的方式存储写命令协议数据或读命令协议数据；以及用于根据写命令协议数据，将第一数据写入至DDR中，并根据读命令协议数据，从DDR中读取第二数据，并将第二数据存入至fifo读取模块。采用本发明实施例，在读写DDR时避免了由于输入数据宽度的不确定性，造成需要更多的逻辑资源对通道剩余空间进行计算，提高了读写效率。
基于 fpga 通道 ddr 读写仲裁装置

[发明专利]数据位宽变换方法及系统-CN202310215241.7在审
发明人：刘晓峰;牛晓威;周成龙 -专利权人： 上海安路信息科技股份有限公司
申请日： 2023-03-06 - 公布日： 2023-06-02 - 主分类号： G06F13/16 文献下载
摘要：本发明提供了一种数据位宽变换方法，包括将位宽待变换数据按照预设位宽进行拆分，以依次写入若干存储单元，所述位宽待变换数据包括若干子数据，所述子数据的大小为m字节，m为大于0的整数，按照目标位宽依次从若干存储单元中读取数据进行拼接，以得到位宽变换后的数据，通过若干存储单元存储拆分后的数据，在读取数据时能够根据目标位宽读取数据进行拼接，因位宽待变换数据拆分后数据变小，可组合位宽大小极大增加，从而增加了位宽变换的灵活性。本发明还提供了一种数据位宽变换系统。
数据变换方法系统

[发明专利]锁相环锁定检测电路-CN202010259312.X有效
发明人：刘志华;周建冲 -专利权人： 上海安路信息科技股份有限公司
申请日： 2020-04-03 - 公布日： 2023-06-02 - 主分类号： H03L7/095 文献下载
摘要：本发明提供了一种锁相环锁定检测电路，包括环路锁定检测电路、参考时钟检测电路和与门，所述环路锁定检测电路的输出端与所述与门的第一输入端连接，所述参考时钟检测电路的输出端与所述与门的第二输入端连接。所述锁相环锁定检测电路中，包括环路锁定检测电路、参考时钟检测电路和与门，在所述环路锁定检测电路的基础上增加了所述参考时钟检测电路，从而避免了参考时钟丢失时锁定检测电路出现错报或迟报的情况。
锁相环锁定检测电路

[发明专利]多通道模数转换器高效控制采样及中断系统-CN202310183929.1在审
发明人：叶澍霖 -专利权人： 上海安路信息科技股份有限公司
申请日： 2023-02-28 - 公布日： 2023-05-30 - 主分类号： H03M1/12 文献下载
摘要：本申请涉及数据采集技术领域，公开了一种多通道模数转换器高效控制采样及中断系统，包括：寄存器组；模数转换器，对输入的N个通道的模拟信号进行采样转换成N个通道的数字信号，输出到所述寄存器组，N为大于1的整数；N个比较器，每个比较器与所述模数转换器的一个通道对应，用于将所述寄存器组提供的门限阈值和对应通道输出的数字信号比较，将比较结果输出到中断矩阵；中断矩阵，用于根据所述比较器输出的比较结果和该中断矩阵中配置的中断触发条件，触发中断信号。本申请能够显著提高FPSOC中ADC数据采集效率。
通道转换器高效控制采样中断系统

[发明专利]扰码处理电路及方法-CN202310141407.5在审
发明人：牛晓威;刘晓峰 -专利权人： 上海安路信息科技股份有限公司
申请日： 2023-02-21 - 公布日： 2023-05-30 - 主分类号： G06F7/60 文献下载
摘要：本发明公开了一种扰码处理电路及方法、电路包括：数据分配器、计数器、线性反馈移位寄存器和运算器；计数器与数据分配器连接；数据分配器和线性反馈移位寄存器均与运算器连接，且线性反馈移位寄存器的周期数为N；数据分配器接收待处理数据，并根据计数器所生成的计数值将待处理数据分割为若干子数据，将各子数据分配至N个不同的数据通道后传输至运算器；线性反馈移位寄存器在每一个时钟周期内生成与N个数据通道对应的N个状态值，并N个状态值传输至运算器；运算器将每个时钟周期下所获取的N个数据通道的子数据与对应的N个状态值进行扰码运算，并将扰码运算后所生成的数据通过对应的数据通道输出。
处理电路方法

[发明专利]基于时钟相位移动的DFE抽头自适应获取方法及装置-CN202310166437.1在审
发明人：陈思齐;宋飞 -专利权人： 上海安路信息科技股份有限公司
申请日： 2023-02-24 - 公布日： 2023-05-23 - 主分类号： H04L25/03 文献下载
摘要：本发明提供一种基于时钟相位移动的DFE抽头自适应获取方法及装置，方法包括：基于当前的TAP1值调节范围选取当前的TAP1值；基于当前选取的TAP1值输出眼图，确定眼图的顶点，并基于顶点在眼图中添加辅助判定线；基于采样时钟依次进行数据采样，并分别根据每一采样数据与辅助判定线的位置关系输出第一标记或第二标记；根据预设时段内第一标记与第二标记的个数比较关系，对当前的TAP1值调节范围进行调整；返回循环执行上述所有步骤，直至满足预设条件，获取得到最终TAP1值。本发明通过添加辅助线并根据采样数据与辅助线的位置来指导TAP1值的调整，通过多次调整直至收敛得到最终的TAP1值，从而能够根据用户不同的场景自适应选取TAP1的最佳值，使眼图左右对称，提升Jtol性能。
基于时钟相位移动 dfe 抽头自适应获取方法装置

[发明专利]一种动态锁存器-CN202211720323.9在审
发明人：李寒 -专利权人： 上海安路信息科技股份有限公司
申请日： 2022-12-30 - 公布日： 2023-05-23 - 主分类号： H03K3/356 文献下载
摘要：本申请涉及集成电路领域，公开了一种动态锁存器，可以分别控制NMOS管和PMOS管的工作电平，提高动态锁存器的性能和工作速度，并使整个电路工作于更低的电源电压下。该动态锁存器包括放大级、第一再生级以及第二再生级。每一个再生级包括两个交叉耦合的反相器，反相器的每一个包括1个NMOS管和1个PMOS管。放大级的输出耦合到第一再生级、第二再生级的输入，第一再生级的输出为第二再生级的NMOS管提供偏置和信号，第二再生级的输出为第一再生级的PMOS管提供偏置和信号。
一种动态锁存器

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