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[发明专利]一种基于忆阻器的双模PUF结构及其工作方法-CN202310806658.0在审
发明人：刘睿康;李思玥;王子乐;黄一洲;余昌震;万美琳 -专利权人：湖北大学
申请日： 2023-07-04 - 公布日： 2023-09-01 - 主分类号： H04L9/32 文献下载
摘要：本发明公开了一种基于忆阻器的双模PUF结构及其工作方法，该结构包括两个相同的阵列电路、判决模块，阵列电路的输出端分别连接判决模块的输入端，判决模块的输出端输出0/1密钥；阵列电路包括与门、n个PUF基本单元，n个PUF基本单元依次首尾连接，与门的两个输入端分别连接第n个PUF基本单元的输出端、使能信号EN，与门的输出端连接第1个PUF基本单元的输入端。本发明中由于忆阻器在高阻态具有随机性，进而会影响PUF输出密钥的值，实现了将忆阻器阻值随电压变化的特性与两种PUF模式切换结合，达到了增加CRPS、提高CRP效率、增强扛机器学习能力的目的。
一种基于忆阻器双模 puf 结构及其工作方法

[发明专利]防探针探测的开关电容PUF电路的布局方法-CN201910078051.9有效
发明人：张寅;万美琳;章珍珍;贺章擎;张志文;卢仕;顾豪爽 -专利权人：湖北大学
申请日： 2019-01-28 - 公布日： 2023-08-08 - 主分类号： G06F21/73 文献下载
摘要：本发明公开一种防探针探测的开关电容PUF电路的布局方法，开关电容PUF所采样的电容仅采用由构成容性防护层的上层金属、下层金属及之间的绝缘层构成的寄生电容，不包括固定电容；然后采用输入输出无反馈通路的模拟放大/比较器对开关电容的输出电压差值进行放大，得到最终输出秘钥。同时，不再采用长度较长的金属线网保护芯片的敏感区域，而是用多个较短的金属线或者面积较小的金属块作为开关电容PUF采样电容的极板，并覆盖敏感区域，通过减小采样电容的面积，以同时防止同层及不同层的破坏+重建+探测攻击，增加金属容性防护层的探针探测灵敏度。
探针探测开关电容 puf 电路布局方法

[发明专利]一种高精度的片上时钟电路-CN202111668686.8在审
发明人：吴承萱;万美琳;张寅;马莹晨;王洲 -专利权人：苏州四方杰芯电子科技有限公司
申请日： 2021-12-31 - 公布日： 2023-07-11 - 主分类号： H03L7/099 文献下载
摘要：本发明提供一种高精度的片上时钟电路，电路结构基于负反馈回路实现锁频振荡器，以提供准确稳定的时钟。电路整体分割成互不干扰的三个连续步骤：在单个震荡器输出信号周期内采用基准电流给感应电容充电、将感应电容两端电压与基准电压进行比较以调节振荡器的输出频率、感应电容放电。三个步骤重复循环运行，最终将振荡器的工作频率锁定在感应电容两端电压等于基准电压的状态下，从而钳制振荡器的工作频率为基准电流与感应电容容值和基准电压乘积的比值。本发明规避了传统张弛振荡器中比较器延迟对于频率的影响，且整体工作过程中各模块分开运行，极大提高了时钟的精度和稳定性，电路具有较好的长期频率稳定性和温度稳定性。
一种高精度时钟电路

[发明专利]一种低成本低功耗加法器-CN202111662327.1在审
发明人：章明;万美琳;焦中泠 -专利权人：苏州四方杰芯电子科技有限公司
申请日： 2021-12-31 - 公布日： 2023-07-11 - 主分类号： G06F7/504 文献下载
摘要：本发明提供一种低成本低功耗加法器，包括低位组输出求和电路采用成本小、功耗低、延时高的串行加法器代替成本高、功耗高、延时低的选择进位加法器获得低位组输出求和，高位组输出求和电路采用低延时选择进位加法器获得高位组输出求和，以使得高位组和低位组输出求和的关键路径延时处在同一水平，继而不影响加法器最终的工作速度。在保证加法器的最大延时或者速度保持不变的前提下，本发明通过在低位组采用串行加法器代替选择进位加法器，能够进一步降低加法器的成本和功耗。
一种低成本功耗加法器

[发明专利]一种基于芯片-PCB延时的混合型PUF电路及生成响应方法-CN202210093880.6有效
发明人：贺章擎;鲁犇;陈备;曹文君;柯涛;万美琳 -专利权人：湖北工业大学
申请日： 2022-01-26 - 公布日： 2023-07-04 - 主分类号： G06F21/75 文献下载
摘要：本发明涉及集成线路板防伪认证领域，具体为一种基于芯片‑PCB延时的混合型PUF电路及生成响应方法。包括：片内可配置瞬态效应环形振荡器(TERO PUF)电路：用于产生含有芯片“延时指纹”信息的振荡次数，并将内外延时信息进行混合建立起耦合关系，最终产生用于芯片‑PCB系统级防伪认证的数字ID；片外延时电路：串联在所述TERO PUF反馈环之间，用于提取印制电路板特有的“延时指纹”信息。本发明对外部资源的消耗很小，仅需要用到4个Pad引脚和两条延时电路，即可生成大量的激励响应对。
一种基于芯片 pcb 延时混合 puf 电路生成响应方法

[发明专利]基于衬底耦合容性PUF的芯片防半侵入式攻击方法-CN202010709482.3有效
发明人： 万美琳;彭定洋;张寅;贺章擎;彭旷;胡永明;顾豪爽 -专利权人：湖北大学
申请日： 2020-07-22 - 公布日： 2023-06-27 - 主分类号： H01L23/00 文献下载
摘要：本发明公开基于衬底耦合容性PUF的芯片防半侵入式攻击方法，所述方法是先在芯片衬底下方引入金属层对光子和电磁信号进行有效屏蔽；再采用芯片内部基于衬底‑氧化层‑金属层电容耦合脉冲失配检测的衬底耦合容性PUF实时检测芯片下方金属层的完整性；衬底耦合容性PUF结构包括:由衬底‑氧化层‑金属层构成电容、由P+扩散区构成的衬底电压检测点、采样放大电路，金属层是铜、铝或导电的光、电磁屏蔽层，采样放大电路用于检测不同位置衬底电压检测点的耦合电压大小并输出设定的PUF；本发明可防止金属层被破坏，不额外引入新的工艺流程，完全与CMOS工艺兼容，具有完备的半侵入式攻击防护，可有效提升安全芯片的半侵入式攻击防护以及整个芯片的硬件安全性防护能力。
基于衬底耦合 puf 芯片侵入攻击方法

[发明专利]一种基于Goldstein枝切法的相位展开方法-CN202210121962.7有效
发明人：彭旷;游前;赵江;王文峰;李岳彬;万美琳;宋敏 -专利权人：湖北大学
申请日： 2022-02-09 - 公布日： 2023-04-25 - 主分类号： G01B11/25 文献下载
摘要：本发明涉及物体三维测量技术领域，具体涉及一种基于Goldstein枝切法的相位展开方法。获取截断相位图；采用Goldstein枝切法识别出截断相位图中的残差点；构建带权二分图，将构造总长度最短的枝切线问题转化为求解带权二分图的最大权匹配问题；使用Kuhn‑Munkres算法求出带权二分图的最大权匹配；依据所述的最大权匹配连接残差点构造枝切线；选取不在枝切线上的像素点作为起点进行相位展开。可以构造总长度最短的枝切线且能够消除“孤岛”现象，从而得到更好的相位展开的结果，提高三维测量的精度。
一种基于 goldstein 枝切法相位展开方法

[发明专利]一种基于偏差补偿的高可靠ArbiterPUF电路-CN202110550158.6有效
发明人：徐元中;张月皎;汪晨;柯涛;万美琳;贺章擎 -专利权人：湖北工业大学
申请日： 2021-05-20 - 公布日： 2023-02-21 - 主分类号： G06F13/16 文献下载
摘要：本发明提出的偏差补偿Arbiter PUF的电路，在原有Arbiter PUF电路中加入了一个偏差补偿模块和一个数据产生模块。响应生成阶段，当外部输入激励Ci时，控制信号S和K驱动偏差补偿模块和数据产生模块工作，从而产生响应Ri、偏移方向Di和可靠性标志位Fi；在响应重构阶段，输入相同激励信号Ci，利用辅助数据Di和Fi作为控制信号驱动偏差补偿模块工作，可以恢复出该响应Ri。
一种基于偏差补偿可靠 arbiterpuf 电路

[发明专利]一种电流注入补偿电容检测电路及方法-CN202110174541.6有效
发明人：李逸凡;宋敏;杨柳;段威;万美琳 -专利权人：湖北大学
申请日： 2021-02-07 - 公布日： 2022-11-15 - 主分类号： G01R27/26 文献下载
摘要：本发明属于微电子技术邻域，公开了一种电流注入补偿电容检测电路及方法，电流注入补偿电容检测电路包括：时钟控制电路，生成时钟控制信号，控制电路中所有开关即S1、S2、S3、S4、S5、S6的闭合状态；电容检测电路，其中电容电压转换电路将待测电容或电路中寄生电容的容值转换成模拟电压信号，模数转换器电路将模拟电压信号转换为N位数字信号输出；电流注入补偿电路，利用开关S2控制基准电流源电路向电容电压转换电路注入合适时间的电流，用以消除电路中寄生电容对待测电容的影响；本发明提出了基于时间可调的电流注入补偿的电容检测电路，消除电路中寄生电容对检测电容的影响，提高电路的检测精度、抗干扰能力。
一种电流注入补偿电容检测电路方法

[发明专利]一种锁存器类放大器失调消除方法及失调消除电路-CN202010710707.7有效
发明人： 万美琳;鲍磊;张寅;贺章擎;彭旷;胡永明;顾豪爽 -专利权人：湖北大学
申请日： 2020-07-22 - 公布日： 2022-08-05 - 主分类号： H03F1/02 文献下载
摘要：本发明公开一种锁存器类放大器失调消除方法及失调消除电路，所述电路包括2个用于放大的反向器、4个电容、12个开关和2个用于整形的反向器，各放大反向器的输入输出端分别与各电容连接，各开关分别连接在各反向器与共模电平、电源、地、输入和输出信号之间；在对输入信号进行采样前，采用已经放电完毕的四个电容存储锁存器类放大器四个输入管之间的失配，再分别进行输入信号的采样、预放大和正反馈轨到轨放大，能够对锁存器类放大器的所有输入晶体管失配引起的失调进行有效消除，且同时适用于阻性和容性输入情况，大大提高了其放大精度，从而使其具有与模拟放大器类似的失调抑制性能，扩展了其适用范围。
一种锁存器类放大器失调消除方法电路

[发明专利]一种基于数据存储的流水SHA256硬件实现方法-CN201910078031.1有效
发明人：陈镇江;张寅;张志文;卢仕;刘玖阳;万美琳;戴葵;顾豪爽 -专利权人：湖北大学
申请日： 2019-01-28 - 公布日： 2022-07-05 - 主分类号： H04L9/06 文献下载
摘要：本发明公开一种基于数据存储的流水SHA256硬件实现方法，方法采用基于锁存器存储的数据流水方式代替传统的基于寄存器翻转的数据流水方式，即采用面积小、动态功耗低的锁存器代替面积大、动态功耗高的寄存器存储流水的数据，然后通过数据选择开关选择每级新产生数据的存储位置，并选择合适的存储在前级锁存器中的数据进行数据压缩和数据扩展运算。在保证SHA256硬件电路功能的前提下，本发明通过采用锁存器代替寄存器并改变流水实现方式，能够进一步降低SHA256硬件实现电路的面积和功耗。
一种基于数据存储流水 sha256 硬件实现方法

[发明专利]一种高精度电压型张弛振荡器-CN202210208422.2在审
发明人：马莹晨;万美琳;章珍珍;张寅;贺章擎;顾豪爽 -专利权人：湖北大学
申请日： 2022-03-03 - 公布日： 2022-06-21 - 主分类号： H03K3/037 文献下载
摘要：本发明公开一种高精度电压型张弛振荡器，包括：基准电流源；带隙基准电压源；三端输入双端输出比较器，其中三端输入包括一个接基准电压VREF的正端输入和两个分别接电容C1和C2正端的负端输入，两个负端输入与正端输入的比较结果分别为比较器的两个输出信号。两个电容C1和C2，它们的负端均接地，正端分别接比较器的两个负端输入；数字控制电路，由两个或非门构成的锁存器(latch)以及两个反相器构成。电压型张弛振荡器采用的比较器为双端输出结构，不需要额外采用D触发器进行采样和分频，控制逻辑只采用了两个或非门组成的latch以及两个反相器，提高了电压型张弛振荡器的输出频率，减小了电路的功耗以及版图面积。
一种高精度电压张弛振荡器

[发明专利]一种基于片上熔丝实现通断型PUF的集成电路-CN202110259822.1有效
发明人：顾豪爽;詹慕文;万美琳;章珍珍;张寅;贺章擎;胡永明 -专利权人：湖北大学
申请日： 2021-03-10 - 公布日： 2022-06-17 - 主分类号： G06F21/73 文献下载
摘要：本发明公开一种基于片上熔丝实现通断型PUF的集成电路，采用两个完全一致的片上熔丝串联连接在电源和地之间，并在两个片上熔丝的公共端接入由截止的低阈值MOS管漏源电阻作为上拉电阻或者下拉电阻，且公共端作为PUF的输出密钥值；当工艺偏差导致某个片上熔丝先熔断时，将由剩余的未熔断片上熔丝将公共端上拉至电源或者下拉至地；而当工艺偏差小使得两个片上熔丝均熔断时，将由截止的低阈值MOS管漏源电阻将输出端上拉至电源或者下拉至地。本发明仅由两根片上熔丝及一个MOS晶体管构成，且一次上电熔断后将永久固定且直接输出密钥值，结构简单，密钥输出速度快。
一种基于片上熔丝实现通断型 puf 集成电路

[发明专利]一种可提取芯片和电路板物理指纹的混合PUF电路及提取方法-CN202110788634.8有效
发明人：贺章擎;张宵;张月皎;万美琳 -专利权人：湖北工业大学
申请日： 2021-07-13 - 公布日： 2022-04-26 - 主分类号： G06F21/73 文献下载
摘要：本发明涉及一种可提取芯片和电路板物理指纹的混合PUF电路及提取方法。包括Arbiter PUF电路：包括能够产生两路片内延迟信号的N级开关延迟模块，以及仲裁器模块；芯片外部的延时电路：包括能够产生两路片外延迟信号的片外对称延迟模块，片外延迟信号与片内延迟信号叠加后得到的两路总延迟信号输入到芯片内部的仲裁器模块；本发明只需要用到4个Pad引脚和2个外部延迟生成模块，即可以生成2N个激励响应对，对外部引脚和资源的消耗很小。由于外部延迟模块的两路延迟信号很难被探测，而且即使被探测也无法被伪造，而且任何改变外部电路板物理环境的尝试都会导致输出结果永久失效，且无法重建，因此具有很好的防篡改和防伪造效果。
一种提取芯片电路板物理指纹混合 puf 电路方法

[发明专利]一种片上一次可编程电路-CN202010295433.X有效
发明人： 万美琳;宋敏;杨柳;段威;游龙 -专利权人：武汉金汤信安科技有限公司
申请日： 2020-04-15 - 公布日： 2022-02-11 - 主分类号： G11C17/16 文献下载
摘要：本发明公开一种片上一次可编程电路，由三个NMOS晶体管和两个片上熔丝组成。OTP(One Time Programming，一次可编程)电路的使能开关和烧写熔丝控制开关均由NMOS晶体管构成，NMOS晶体管的控制信号均工作在低压范围内，无须与OTP电路较高的烧写电压处于相同的电压域，避免了低压‑高压电平转换器的使用。同时，NMOS晶体管的衬底均接地，所有NMOS晶体管共用相同的衬底，在版图布局过程中更加紧密，避免PMOS晶体管不同电压域所造成的N_well衬底之间间距要求过大的情况。因此，该种片上一次可编程电路优化了传统的OTP电路，大大节约了硬件开销。
一种一次可编程电路

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