[发明专利]一种基于LUT特征提取和机器学习的硬件木马检测方法

说明书

本发明公开了一种基于LUT特征提取和机器学习的硬件木马检测方法，输入嵌入硬件木马的集成电路设计作为训练集；将训练集成电路设计综合成现场可编程门阵列网表；对FPGA网表进行硬件木马特征提取，并保存生成的训练量化特征值；使用训练量化特征值，对机器学习分类器进行训练，生成最优硬件木马分类器；输入待检测集成电路设计；将待检测集成电路设计综合成待测FPGA网表；对待测FPGA网表进行硬件木马特征提取，并保存生成的待测量化特征值；待测量化特征值输入到训练好的硬件木马分类器，将待检测集成电路设计分为木马节点和正常节点，从而实现木马检测。本发明的方法能够实现基于特定条件激活的硬件木马检测，可在集成电路设计早期检测硬件木马安全隐患。

技术领域

本发明属于集成电路硬件安全技术领域，具体涉及一种硬件木马检测方法。

背景技术

现代集成电路设计为了提高产品开发效率、缩短产品上市时间大量使用不可信第三方提供的知识产权(Intellectual Property，IP)核，这些IP核中可能存在设计规范之外的恶意设计修改即硬件木马。硬件木马具有轻量级、高隐蔽性的特点，为了逃避被发现，硬件木马绝大部分时间处于休眠状态，只有在特定的条件下才会激活。硬件木马一旦被激活将可能导致集成电路功能异常、性能下降、敏感信息泄露、甚至使芯片被远程操控，给集成电路硬件安全造成严重威胁。

研究者提出基于逆向工程、侧信道分析、功能验证和安全验证的硬件木马检测方法。但是逆向工程需要复杂的硬件设备，实施起来非常耗时且昂贵；侧信道分析方法大多依赖于实际上并不存在的黄金参考芯片，而且对硬件木马的设计规模与工艺扰动非常敏感；功能验证和安全验证方法依赖于测试向量、断言属性的质量，使得测试结果中可能存在大量误报。近年来，基于机器学习的硬件木马检测方法成为研究热点。研究者在寄存器传输级(Register Transfer Level，RTL)、门级提取扇入、扇出、条件操作等电路结构特征，并基于聚类、神经网络、随机森林等机器学习方法进行分类，识别集成电路设计中嵌入的硬件木马恶意逻辑。但是，现有的基于机器学习的硬件木马检测方法依赖于手动提取的电路特征，检测精度不高，存在误报现象。

发明内容

为了克服现有技术的不足，本发明提供了一种基于LUT(Look-up-Table)特征提取和机器学习的硬件木马检测方法，输入嵌入硬件木马的集成电路设计作为训练集；将训练集成电路设计综合成现场可编程门阵列(Field Programmable Gate Array，FPGA)网表；对FPGA网表进行硬件木马特征提取，并保存生成的训练量化特征值；使用所得到的训练量化特征值，对机器学习分类器进行训练，生成最优硬件木马分类器；输入待检测集成电路设计；将待检测集成电路设计综合成待测FPGA网表；对待测FPGA网表进行硬件木马特征提取，并保存生成的待测量化特征值；待测量化特征值输入到训练好的硬件木马分类器，将待检测集成电路设计分为木马节点和正常节点，从而实现木马检测。本发明的方法能够实现基于特定条件激活的硬件木马检测，可在集成电路设计早期检测硬件木马安全隐患。

本发明解决其技术问题所采用的技术方案包括如下步骤：

步骤1：输入嵌入硬件木马的集成电路设计作为训练集；

步骤2：使用FPGA综合工具将训练集中的集成电路设计综合成FPGA网表；

步骤3：对FPGA网表进行硬件木马特征提取：针对FPGA网表中的每个信号的4层扇入逻辑，提取每层扇入包含的低翻转LUT的个数，得到每个信号的4维量化特征值；所述低翻转LUT指二进制初始化向量中1或者0的个数小于2个的LUT；将每个信号的4维量化特征值作为训练数据集；

步骤4：使用训练数据集，对机器学习分类器进行训练，生成最优硬件木马分类器，用于将集成电路设计分为木马节点和正常节点；

步骤5：使用FPGA综合工具将待检测集成电路设计综合成待测FPGA网表；