[发明专利]一种基于FPGA的K均值算法的实现方法

说明书

本发明属于数字电路设计技术领域，具体涉及一种基于FPGA的K均值算法的实现方法，包括顶层模块(1)，聚类模块(2)，更新模块(3)，存储模块(4)。这些模块都由RTL级代码实现。本发明主要针对海量高维度数据存储与处理速度慢的问题，通过利用FPGA逻辑资源丰富，开发周期短，可并行计算的优势提高数据访问与处理速度。

技术领域

本发明属于数字电路设计技术领域，具体涉及一种基于FPGA的K均值算法的实现方法。

背景技术

随着互联网和电子商务的飞速发展，获取信息的需求和手段越来越多，对于获取数据的速度要求越来越高，就会导致各行各业获取，沉淀和处理的数据呈指数增长。海量高维度的数据的存储，使用等明显降低了数据处理的速度，成为研究人员密切关注和希望有所突破的问题。这也是数据挖掘领域的核心内容。一种无监督的机器学习算法聚类算法被广泛应用于数据挖掘，模式识别，图像处理等领域，在各领域发挥其重要作用。聚类算法可以在商业领域中进行市场分析、调研信息，比如从数据库中消费者记录分析不同消费者的习惯、需求等；可以在生物医学领域中加速研究，对动植物分类，对基因的相似关联性分析等。聚类算法大致可以分为五大类，但不局限于这五类，分别为基于划分的聚类算法，比如我们最熟识的K均值算法就是基于划分思想的聚类算法中的一种。基于层次的聚类算法、基于密度的聚类算法、基于网格的聚类算法和基于模型的聚类算法。不同的聚类算法会根据自身不同的特点局限性适用于不同分布的多种多样的数据集。比如K均值算法，该算法原理简单，运行速度快时间短，适用于连续型球状分布的数据集，但在处理分布不规则的数据集时便很难得到较好的聚类效果。而其他类别中的某个或者某些算法就相对更适用于这种分布不规则的数据集，能够达到更好的聚类效果。

目前，云计算平台在大数据分析领域发展快速且成熟。云计算平台由多台CPU构成，由于CPU之间信息通信受带宽限制，此时硬件加速平台应运而生。而且就目前发展趋势而言，对大数据处理能力，资源效率等问题上，借助硬件设备成为一种至关重要的办法。现场可编程门阵列(FieldProgrammable GateArray)这种逻辑资源丰富、配置灵活、开发周期短、可并行计算的半定制数字电路设计载体更适合作为用来加速的硬件设备。

发明内容

本发明的目的是提供一种基于FPGA的K均值算法的实现方法，利用K均值算法并行特点与FPGA的并行完美融合，使得该算法对于海量高维数据在FPGA平台上从速度，硬件资源占用等方面得到了优化。

为达到以上目的具体包括：顶层模块(1)、聚类模块(2)、更新模块(3)、存储模块(4)。这些模块都由RTL级代码实现。

顶层模块(1)由有限状态机实现对其他模块的控制以及数据通路，根据控制部件的信息跳转顺序的执行各个模块。首先，在收到上位机传入的开始命令后，状态机进入开始状态，将数据从寄存器中读出送入聚类模块(2)，开始数据聚类过程。聚类结束后反馈给顶层模块(1)一个完成信号，状态机继而跳转。最终完成数据的聚类。为了实现循环，利用多个计数器控制。

聚类模块(2)包括控制器(201)、距离计算模块(202)、寻找最小距离模块(203)、确定类别模块(204)、串入并出模块(205)。其中涉及浮点数加法器、浮点数乘法器、比较器等。控制器(201)用有限状态机实现，与顶层模块(1)类似，控制聚类的过程。距离计算模块(202)接收到控制器(201)的开始信号后，读取数据计算输入数据与聚类中心的曼哈顿距离，即读取一个输入计算该输入与K个聚类中心的距离，在寻找最小距离模块(203)中找到K个距离中的最小值。通过确定类别模块(204)将该输入分配到相应的存储器RAM中也就是聚类到了相应的类别中，完成一个输入数据的聚类。循环N次，完成N个数据的聚类。

更新模块(3)包括控制器(301)、数据累加模块(302)、除法模块(303)、定点数转浮点数模块(304)。数据累加模块(302)对聚在某一类的输入数据累加，将累加结果送到除法模块(303)，更新该类的聚类中心。