[发明专利]一种测量全数字锁相环小数相位误差的时间数字转换器

说明书

本发明公开了一种测量全数字锁相环小数相位误差的时间数字转换器，基于缓冲延时链和游标延时链的级联结构，采用时间窗技术，通过对频率较低的参考时钟信号进行延时，并提取单个时钟信号上升/下降沿进行信号检测；采用电路复用技术，对第一级量化单元的上升/下降沿检测延时链进行复用，同时对第二级量化单元的粗量化时间误差检测电路和两级分辨率比例因子检测电路进行复用；同时对参考时钟信号FREF上升沿与之后最近的数控振荡器反馈信号HCLK上升沿和下降沿之间的时间偏差进行粗量化和细量化，由此得到HCLK信号周期的高精度量化结果。测量范围大于1.6ns，分辨率高于2.8ps，微分非线性小于0.31LSB。

技术领域

本发明涉及全数字锁相环技术，尤其涉及一种测量全数字锁相环小数相位误差的时间数字转换器，可用于全数字锁相环系统中鉴相器输出的相位误差信号的量化，属于数字集成电路领域。

背景技术

近年来，随着半导体工艺的不断进步，MOS管特征尺寸的不断缩小，时域和数字域电路的性能和功耗表现不断提高，全数字锁相环受益于数字集成电路设计方法，具有抗噪声能力强，开发周期短，生产成本低，易移植的优势，因而成为锁相环技术发展的重要方向。时间数字转换器能将参考时钟与数控振荡器反馈信号之间的相位差转换为数字信号，用来控制数控振荡器的振荡频率，这为全数字锁相环的实现提供了可能性。由于与数字工艺兼容型很好，时间数字转换器甚至可以通过FPGA或者数字流程综合得到，因此在未来先进工艺下，其性能也会随着工艺的进步而进步，同时它也会继承数字电路设计周期短，可移植性强的特点。然而，同任何用数字电路代替模拟电路的情况一样，时间数字转换器会产生量化噪声，量化噪声决定了锁相环路的带内相位噪声，提高时间数字转换器的分辨率可以显著降低锁相环路的带内相位噪声。除了分辨率，采样速率，测量范围，线性度等也是时间数字转换器的重要性能指标。

近些年来，为了实现高性能，各种结构的时间数字转换器层出不穷，主要分为奈奎斯特时间数字转换器和过采样时间数字转换器。奈奎斯特时间数字转换器主要有延时链型、游标型、两步式、流水线性和循环型。它们往往是为了获得低于特定工艺下最小反相器的延时，来获得较高的分辨率。奈奎斯特时间数字转换器往往有着较高的采样率，但是先进工艺下片内失配变得更加严重，这会恶化时间数字转换器的分辨率和线性度。虽然可以通过增大MOS管的尺寸来减小失配，但同时会增加功耗和模块面积，并且与工艺进化的趋势相违背。而基于环形振荡器的过采样时间数字转换器可以实现对失配的整形，而且有着较大的动态范围和较高的分辨率，但是，依然存在结构复杂、带宽有限和功耗较大这些缺点，并且受到漏电流和电荷分享引起的时间斜移误差的影响，会恶化其性能。

发明内容

本发明的目的是为解决基于CMOS工艺的时间数字转换器中高精度和宽测量范围难以兼顾的瓶颈问题，提供一种测量全数字锁相环小数相位误差的时间数字转换器，基于缓冲延时链和游标延时链级联结构，能够在保证高精度的同时扩大测量范围，并且结合时间窗技术和电路复用技术，进一步降低电路功耗和面积。

本发明采取的技术方案如下：一种测量全数字锁相环小数相位误差的时间数字转换器，其特征在于：基于缓冲延时链和游标延时链的级联结构，包括核心量化单元和译码单元，核心量化单元包括第一级缓冲延时链量化单元、多路延时链、中间级时间偏差选择单元和第二级游标延时链量化单元；译码单元包括伪温度计码到二进制码的译码器、逻辑运算单元和周期归一化单元；