[发明专利]一种组网检测方法及系统

说明书

本申请实施例中提供了一种组网检测方法及系统，属于电子设计自动化技术领域，具体包括：上位机为每个系统单板、可编程逻辑阵列以及信号通道分配标识信息，并将标识信息载入对应的控制器；将信号通道统一设置为接收信号模式；检测信号通道是否接收到一数据包；生成一互联数据，上位机根据互联数据处理得到互联信息，生成用于描述组网连接的硬件系统描述语言文件。通过本申请的处理方案，无需人工手动测量和输入，不受开发板安装环境的限制，生成速度快且精度高，并可以对出现故障的线缆进行精确定位。

技术领域

本申请涉及电子设计自动化技术领域，尤其涉及一种组网检测方法及系统。

背景技术

随着芯片行业的发展，芯片集成度越来越高，逻辑门规模也越来越大，对逻辑设计的验证也提出了挑战，在基于可编程逻辑阵列（FPGA）的原型验证中，经常会遇见FPGA资源不能满足需要的情况，这时候需要采用多个FPGA，并通过输入\输出（IO）端口组网互联来组成更大的逻辑资源，以满足设计需要。由于不同的逻辑设计对组网的拓扑需求不同，例如有些采用星型拓扑，有些采用矩阵拓扑，有些采用队列拓扑。因此现有技术中是把每个FPGA的所有IO端口资源，按照某固定数字(常见32-160)分组，连接到线缆(cable)插座上,再通过插座之间连接线缆，以实现灵活的拓扑。

在实际连接线缆的操作流程中，通常有两种方式：第一种方式是根据设计拓扑需要，给出不同FPGA之间的连接线缆关系和数量，分配特定的插座，并查询插座包含的IO端口对应的FPGA IO PIN位置(pin location),并把它分配到FPGA管脚约束文件（designconstraint，XDC）中，并根据约束文件要求生成对应的比特流编程下载FPGA。然后把这些插座用线缆连接起来即可工作。但在实际应用中存在如下风险：当线缆连接错误时，存在IO输出多驱动的风险，这会导致损坏FPGA芯片，因此，在实际FPGA逻辑工作之前，需要对线缆互联关系做检测，以确保互联正确。

第二种方式是根据大致的拓扑关系，先连接好线缆，然后检测线缆互联关系，生成互联网表，并查询插座包含的IO端口对应的FPGA IO PIN位置(pin location),并把它分配到FPGA管脚约束文件（design constraint，XDC）中，并根据约束文件要求生成对应的比特流编程下载FPGA。同样的，为了避免互联错误风险，在实际逻辑工作前，需要检测线缆关系并确保无误。上述两种过程，都需要识别每一根信号线的位置，连线关系，并生成约束文件，对于采用设计分割如RTL分割、网表分割等情况，还需要生成硬件系统描述语言（HDL）顶层互联关系文件，以用于后续的动态仿真(simulation),现有手段均是采用手动识别输入，不仅过程麻烦，而且出错概率高。

另一方面，FPGA互联系统中，经常需要检测互联线缆的可靠性，检测线缆是否存在断路，短路等情况。对于线缆互联的检测，一般采用外表直观检测和万用表测量检测两种方法。外表直观检测用来检测连接器之间是否有线缆互联、引线断裂等现象。万用表检测是用万用表的欧姆档对线缆相连的连接器的两端进行测量，其连通电阻值应小于0.5Ω。外表直观检测操作虽然简单，但是精确度无法保证。万用表检测精确度高，但是需要手动测量，而且对于集成度高采用底部贴片方式的连接器，引脚没有全部暴露在外面，万用表的表针量取信号的操作难度大。

发明内容

有鉴于此，本申请实施例提供一种组网检测方法及系统，至少部分解决现有技术中存在的问题。

上述技术方案具体包括：

一种组网检测方法，应用于基于可编程逻辑阵列的原型验证系统，其中，所述原型验证系统包括多个系统单板和一上位机，所述上位机分别与所述系统单板通信连接；

所述系统单板包括一控制器和与所述控制器连接的多个可编程逻辑阵列，每个所述可编程逻辑阵列包括多个连接器，每个所述连接器中包括多个信号通道，所述连接器之间通过排线将所述信号通道对应连接，所述信号通道用于接收和发送信号；

还包括以下步骤：