[发明专利]对码字中相邻两位错误的检测

说明书

本申请公开了对码字中相邻两位错误的检测。在实施例中，处理器包括纠错码(ECC)电路，该ECC电路用于：接收包括数据位和奇偶校验位的码字；使用奇偶校验检查矩阵H来生成与所接收的码字相关联的校正子向量，其中，奇偶校验检查矩阵H包括含N个数据列的数据段和含K个奇偶校验列的奇偶校验段，其中，数据段中具有偶数权重的数据列的总数量等于N+K‑2^(K‑1)+1；以及基于校正子向量与奇偶校验检查矩阵H的比较来检测码字中的相邻两位错误。描述并要求保护其他实施例。

技术领域

本公开涉及使用纠错码(ECC)的系统，并且更具体地，涉及具有对相邻两位错误的检测的单纠错(SEC)码。

背景技术

计算设备能以二进制形式存储或传送数据。例如，存储器设备可将数据作为二进制位存储在存储器单元中。在另一示例中，两个计算设备之间的网络连接可将数据作为一系列二进制位来进行传输。然而，如此存储或传输的数据可能经历改变位的值的错误，由此导致数据损坏。此类数据错误可能是由于例如电涌、外部辐射、传输噪声、静电等等。

附图说明

图1是根据本发明的实施例的系统的部分的框图。

图2是根据本发明的实施例的处理器的框图。

图3是根据本发明的另一实施例的多域处理器的框图。

图4是包括多个核的处理器的实施例。

图5是根据本发明的一个实施例的处理器核的微架构的框图。

图6是根据另一实施例的处理器核的微架构的框图。

图7是根据又一实施例的处理器核的微架构的框图。

图8是根据更进一步的实施例的处理器核的微架构的框图。

图9是根据本发明的另一实施例的处理器的框图。

图10是根据本发明的实施例的代表性SoC的框图。

图11是根据本发明的实施例的另一示例SoC的框图。

图12是可以与实施例一起使用的示例系统的框图。

图13是可与实施例一起使用的另一示例系统的框图。

图14是代表性计算机系统的框图。

图15A-图15B是根据本发明的实施例的系统的框图。

图16是图示出根据实施例的用于制造集成电路以执行操作的IP核开发系统的框图。

图17A-图17B是图示根据本发明的实施例的通用向量友好指令格式及其指令模板的框图；

图18A-图18D是图示根据本发明的实施例的示例性专用向量友好指令格式的框图；

图19是根据本发明的一个实施例的寄存器架构的框图；

图20A是示出图示本发明的实施例的示例性有序流水线和示例性的寄存器重命名的乱序发布/执行流水线的框图。

图20B是图示根据本发明的实施例的要包括在处理器中的有序架构核的示例性实施例和示例性的寄存器重命名的乱序发布/执行架构核的框图；

图21A-图21B图示更具体的示例性有序核架构的框图，该核将是芯片中的若干逻辑块(包括相同类型和/或不同类型的其他核)中的一个逻辑块；

图22是根据本发明的实施例可具有多于一个核、可具有集成存储器控制器、以及可具有集成图形器件的处理器的框图；

图23-图24是示例性计算机架构的框图；以及