[发明专利]数字时钟倍频电路系统、数字时钟倍频信号生成方法

说明书

本发明公开了一种数字时钟倍频电路系统，包括：占空比数字校准电路模块、或门电路模块；所述占空比数字校准电路模块包括脉冲发生器、半时钟周期延迟电路；输入时钟信号经过占空比数字校准电路模块、或门电路模块输出倍频后的输出时钟信号。此外，本发明还公开了一种数字时钟倍频信号生成方法。采用本发明基于50％占空比校准的数字时钟倍频电路系统有效地降低了输出时钟的抖动，节省了电路功耗和面积，同时输入时钟信号FIN到输出时钟信号FOUT之间的响应时间减少33％，可以支持高速响应场景。

技术领域

本发明涉及数字电路技术领域，特别涉及一种数字时钟倍频电路系统及数字时钟倍频信号生成方法。

背景技术

数字时钟倍频电路是通用异步收发传输器(Universal Asynchronous Receiver/Transmitter，简称UART)接口、锁相环(Phase-locked loops，简称PLL)等集成电路中常用的电路模块。对于通用异步收发传输器(UART)接口，数字时钟倍频电路可以提高通用异步收发传输器的传输波特率；而对于锁相环(PLL)电路，在参考时钟的输入路径上增加数字时钟倍频电路可以使锁相环(PLL)所支持的晶振频率更具多样性，从而提高整体电路系统的灵活性和可复用性。

现有技术中有多种实现数字时钟倍频电路的方案，例如可通过内部分频比等于2的锁相环频率综合器来实现。该实现方案的优点是对输入时钟的波形、占空比等没有特殊要求，同时得益于闭环系统的特性，输出频率稳定、噪声特性好，受工艺、温度、电源电压等影响较小；但与此同时，该种实现方案中电路面积和功耗成本太大，整体系统复杂度较高。

参见图1所示为现有技术中基于异或门和延迟链实现的数字时钟倍频电路系统。该系统的输入时钟信号FIN的周期为T，经过延迟链(Delay-line)后得到延迟信号FIN_D，延迟链(Delay-line)的延迟量为t；输入时钟信号FIN与延迟信号FIN_D进行异或(XOR)运算，从而得到二倍频的输出时钟信号FOUT，输出的二倍频时钟信号FOUT的脉宽与延迟链长度成正比。上述实现方案中的电路系统全部由数字门电路组成，结构简洁、鲁棒性好，尤其适用于输入频率较低的情况；但该实现方案需要输入时钟的占空比为准确的50％，否则将出现如图2中所示的时钟沿抖动问题。因此，在信号输入如图1所示的该种数字时钟倍频电路系统之前，输入时钟信号必须经过50％占空比的校准处理。50％占空比校准电路可通过模拟或数字方式实现；由于模拟方式包含无源器件，面积较大；数字电路方式面积小，可靠性更好，因而得到了更广泛的采用。

参见图3中虚线框内所示为现有技术中常用的50％占空比数字校准电路(DutyCycle Correction，简称DCC)模块。该50％占空比数字校准电路模块首先用脉冲发生器(Pulse Generator，简称PG)将任意占空比(x％T)的输入时钟信号转化为窄脉冲时钟信号a；然后经过半时钟周期延迟电路(Half Cycle Delay Line，简称HCDL)将窄脉冲时钟信号a准确地延迟1.5个输入时钟周期得到延迟窄脉冲时钟信号b；延迟前、后的窄脉冲时钟a和b经过触发复位锁存器(SR-LATCH)后得到与输入时钟信号同频且占空比为50％的时钟信号c，该时钟信号c再经过如图1所示基于异或门和延迟链实现的数字时钟倍频电路，最终可以输出稳定的二倍频时钟信号FOUT，该加入了50％占空比数字校准电路(DCC)模块的数字时钟倍频电路系统的时序图如图4所示。

如图5所示为现有技术中触发复位锁存器(SR-LATCH)的典型实现电路，如图6所示为现有技术中异或门(XOR)的典型实现电路，如图7所示为现有技术中延迟链(Delay-line)的典型实现电路。其中，触发复位锁存器(SR-LATCH)由选通器(MUX)和D型触发器(DFF)组成，以保证S和R两个输入信号的输入路径匹配；异或门(XOR)包含5个单元门电路；而延迟链(Delay-line)由多级延迟单元(Δ)级联组成，以保证输出时钟有可靠的脉宽。