[发明专利]数字时钟倍频电路系统、数字时钟倍频信号生成方法

权利要求书

1.一种数字时钟倍频电路系统，其特征在于，

所述数字时钟倍频电路系统包括占空比数字校准电路模块、或门电路模块；所述占空比数字校准电路模块包括脉冲发生器、半时钟周期延迟电路；所述脉冲发生器的输出端连接至所述半时钟周期延迟电路的输入端及所述或门电路模块的第一输入端；所述半时钟周期延迟电路的输出端连接至所述或门电路模块的第二输入端；

所述脉冲发生器接收任意占空比的数字时钟信号作为输入时钟信号，所述脉冲发生器将输入时钟信号转化生成窄脉冲信号并输出；

所述半时钟周期延迟电路接收所述脉冲发生器生成的所述窄脉冲信号，所述半时钟周期延迟电路将所述窄脉冲信号延迟1.5个输入时钟周期后生成延迟窄脉冲信号并输出；

所述或门电路模块接收所述脉冲发生器生成的所述窄脉冲信号及所述半时钟周期延迟电路生成的延迟窄脉冲信号，由所述或门电路模块对所述窄脉冲信号及所述延迟窄脉冲信号进行逻辑或运算得到作为输出时钟信号的二倍频时钟信号并输出。

2.根据权利要求1所述的数字时钟倍频电路系统，其特征在于，

所述窄脉冲信号和所述延迟窄脉冲信号的频率相同、相位差为3π。

3.根据权利要求1或2所述的数字时钟倍频电路系统，其特征在于，

所述数字时钟倍频电路系统包括一个或者多个级联的拓展倍频单元，每个拓展倍频单元包含有拓展倍频单元的半时钟周期延迟电路、以及拓展倍频单元的或门电路模块。

4.根据权利要求3所述的数字时钟倍频电路系统，其特征在于，

当所述数字时钟倍频电路系统包括一个级联的拓展倍频单元时，所述或门电路模块输出的二倍频时钟信号分为两路输入至所述拓展倍频单元，其中一路输入至所述拓展倍频单元的半时钟周期延迟电路，另一路输入至所述拓展倍频单元的或门电路模块的第一输入端，所述拓展倍频单元的半时钟周期延迟电路的输出信号输入至所述拓展倍频单元的或门电路模块的第二输入端；所述拓展倍频单元的或门电路模块输出四倍频时钟信号。

5.根据权利要求3或4所述的数字时钟倍频电路系统，其特征在于，

当所述数字时钟倍频电路系统包括多个级联的拓展倍频单元时，前一级拓展倍频单元的输出时钟信号分为两路输入至所述拓展倍频单元，其中一路输入至所述拓展倍频单元的半时钟周期延迟电路，另一路输入至所述拓展倍频单元的或门电路模块的第一输入端，所述拓展倍频单元的半时钟周期延迟电路的输出信号输入至所述拓展倍频单元的或门电路模块的第二输入端；所述拓展倍频单元的或门电路模块输出倍频时钟信号。

6.一种数字时钟倍频信号生成方法，其特征在于，包括：

步骤一，任意占空比的数字时钟信号作为输入时钟信号输入至脉冲发生器，所述脉冲发生器将输入时钟信号转化生成窄脉冲信号并输出；

步骤二，所述脉冲发生器生成的所述窄脉冲信号输入至半时钟周期延迟电路，所述半时钟周期延迟电路将输入的所述窄脉冲信号延迟1.5个输入时钟周期后生成延迟窄脉冲信号并输出；

步骤三，所述脉冲发生器生成的所述窄脉冲信号及所述半时钟周期延迟电路生成的延迟窄脉冲信号输入至或门电路模块，由所述或门电路模块对所述所述窄脉冲信号及所述延迟窄脉冲信号进行逻辑或运算得到作为输出时钟信号的二倍频时钟信号并输出。

7.根据权利要求6所述的数字时钟倍频信号生成方法，其特征在于，

所述窄脉冲信号和所述延迟窄脉冲信号的频率相同、相位差为3π。

8.根据权利要求6或7所述的数字时钟倍频信号生成方法，其特征在于，

所述或门电路模块的输出连接至一个或者多个级联的拓展倍频单元，每个拓展倍频单元包含有拓展倍频单元的半时钟周期延迟电路、以及拓展倍频单元的或门电路模块。