[发明专利]边界扫描设计环境下一种安全的密码芯片可测试性设计结构

说明书

本发明公开了边界扫描设计环境下一种保护AES密码芯片免受扫描攻击的可测试性设计结构。该安全的可测试性设计结构在常规边界扫描设计结构的基础上引入了移位使能逻辑、扫描链模式切换复位逻辑和密钥隔离逻辑。移位使能逻辑用于在功能模式下禁用扫描移位操作；扫描链模式切换复位逻辑使芯片在从功能模式切换到测试模式时首先执行一次复位操作，从而保护了存储在扫描链中的机密信息；密钥隔离逻辑用于在测试模式下隔离加密密钥，从而阻止攻击者在测试模式下获取密钥信息。本发明没有引入新的输入、输出信号，仅需要很少的硬件开销，能够对芯片进行自动保护，在不折损电路可测试性的前提下，能够抵御所有潜在的基于扫描的侧信道攻击。

技术领域

本发明属于芯片安全领域，更具体地，涉及一种保护密码芯片免受基于扫描的非入侵攻击的安全可测试性设计结构。

背景技术

随着物联网、大数据等新兴技术的发展，信息安全和隐私变得越来越重要，密码算法得到了广泛应用。由于软件实现提供的数据吞吐率较低，且需要较多的计算资源，密码算法通常利用硬件模块来实现。加密算法对故障是零容忍的，因此加密硬件需要进行严格的测试。

扫描设计提高了芯片内部触发器的可控制性和可观察性，把时序电路的测试转化成了组合电路的测试，给集成电路测试带来极大便利，成为当今工业上广泛应用的可测试性设计技术。如附图1(a)所示，通过在输入端添加一个2选1的多路复用器，一个触发器就变成了内部扫描单元(internal scan cell,ISC)。ISC有两个可选的输入源：数据输入(DI)和扫描输入(SI)。DI是原触发器的输入，而SI由另一个ISC的输出驱动。移位使能信号(Shift_en)决定选择DI还是SI。ISC输出既是数据输出(DO)也是扫描输出(SO)。此外，由于通常情况下测试设备的数据通道是有限的，对一个输入/输出(I/O)端口数量众多的芯片进行测试是一个巨大的挑战。边界扫描设计成功地解决了这个问题，它为每个芯片I/O配备了一个边界扫描单元(boundary scan cell,BSC)。一个BSC由两个D触发器和两个多路复用器组成，如附图1(b)所示。作为输入的BSC，输入源DI由芯片输入端口(ChipIn)驱动，数据输出DO对应于内部逻辑的原始输入(PI)。作为输出的BSC，输入源DI由内部逻辑的原始输出(PO)驱动，数据输出DO对应于芯片的输出端口(ChipOut)。传播到DO的值由工作模式选择信号(Mode_sel)决定。内部扫描链(或边界扫描链)是通过将ISC(或BSC)的SO与后续单元的SI串联而形成的移位寄存器。把扫描链中第一扫描单元的SI连接到芯片输入管脚，将最后一扫描单元的SO连接到芯片输出管脚，就可以从外部访问扫描链。当Mode_sel＝0，Shift_en＝0时，芯片运行在功能模式。此时，无论BSC还是ISC，DO都由DI直接驱动。当Mode_sel＝0时，芯片运行在测试模式下，该模式有三个操作相位：移位、更新和捕获。在移位阶段，Shift_en＝1，移位时钟脉冲应用于每个BSC和ISC的时钟输入，通过扫描移位把测试向量移入扫描链，同时把测试响应移出扫描链。在仅针对BSC的更新阶段，通过向每个BSC的UpdateClock提供时钟脉冲，将存储在D1(称为捕获触发器)中的测试数据传送到D2(称为更新触发器)。此时，D2的状态传输到了BSC的DO。在捕获阶段，Shift_en＝0，对每个BSC和ISC的时钟输入施加一个捕获时钟脉冲，将DI处的响应值捕捉到ISC或BSC的D1中。

在密码芯片中插入扫描链，一方面提高了它的可测试性，保证了芯片的测试质量；另一方面也给密码芯片带来了安全隐患。借助于扫描链，攻击者可以在芯片输入端加载任意的明文，然后在扫描链的输出端观察加密的中间状态。最终根据已知明文、相应的中间状态以及加密算法的知识来破解密钥。AES(高级加密标准)是一种广泛应用的加密算法，据报道，AES芯片容易被基于扫描的攻击所破解。本发明的目的在于改进现有的可测试性设计结构以保护AES芯片免受基于扫描的侧信道攻击。

现有专利中，没找到与边界扫描设计环境下安全的密码芯片可测试性设计结构相似的专利发明。

发明内容