[发明专利]存储模块、具有其的存储系统及板的布置方法在审

专利信息
申请号: 201811493558.2 申请日: 2018-12-07
公开(公告)号: CN110175137A 公开(公告)日: 2019-08-27
发明(设计)人: 金东烨;李载浚 申请(专利权)人: 三星电子株式会社
主分类号: G06F12/0844 分类号: G06F12/0844
代理公司: 北京市柳沈律师事务所 11105 代理人: 张波
地址: 韩国*** 国省代码: 韩国;KR
权利要求书: 查看更多 说明书: 查看更多
摘要:
搜索关键词: 第一数据 数据通路 模块板 存储模块 存储系统 第一层 半导体存储器件 相邻布置 数据线 延伸 穿过 传输 配置 外部
【权利要求书】:

1.一种存储模块,包括:

模块板,其包括第一数据通路和第二数据通路以及多个层,所述第一数据通路和所述第二数据通路被配置为分别通过在所述模块板外部彼此相邻布置的第一数据线和第二数据线传输第一数据和第二数据,所述多个层包括穿过其的所述第一数据通路和所述第二数据通路;以及

多个半导体存储器件,其布置在所述模块板的至少一个外表面上,

其中所述多个层包括彼此相邻布置的第一层和第二层,其中所述模块板包括在所述第一层中从所述第一数据通路朝向所述第二数据通路延伸且不连接到所述第二数据通路的第一数据通路翼、以及在所述第二层中从所述第二数据通路朝向所述第一数据通路延伸且不连接到所述第一数据通路的第七数据通路翼,以及其中所述第一数据通路翼和所述第七数据通路翼在俯视图中重叠。

2.根据权利要求1所述的存储模块,其中:

所述模块板在所述多个层的每个中还包括配置为传输第三数据的第三数据通路以及配置为传输第四数据的第四数据通路;以及

所述第三数据和所述第四数据通过在所述存储模块外部彼此相邻布置的第三数据线和第四数据线传输,所述第二数据线和所述第三数据线彼此相邻布置。

3.根据权利要求2所述的存储模块,其中所述第三数据通路和所述第四数据通路穿过所述多个层,并且所述模块板还包括:

在所述第一层中的第二数据通路翼和第三数据通路翼以及在所述第二层中的第八数据通路翼和第九数据通路翼,所述第二数据通路翼从所述第二数据通路朝向所述第三数据通路延伸且不连接到所述第三数据通路,所述第三数据通路翼从所述第三数据通路朝向所述第四数据通路延伸且不连接到所述第四数据通路,所述第八数据通路翼从所述第三数据通路朝向所述第二数据通路延伸且不连接到所述第二数据通路以重叠所述第二数据通路翼,所述第九数据通路翼从所述第四数据通路朝向所述第三数据通路延伸且不连接到所述第三数据通路以重叠所述第三数据通路翼;或者

在所述第一层中的第八数据通路翼和第三数据通路翼以及在所述第二层中的第二数据通路翼和第九数据通路翼,所述第八数据通路翼从所述第三数据通路朝向所述第二数据通路延伸且不连接到所述第二数据通路,所述第三数据通路翼从所述第三数据通路朝向所述第四数据通路延伸且不连接到所述第四数据通路,所述第二数据通路翼从所述第二数据通路朝向所述第三数据通路延伸且不连接到所述第三数据通路以重叠所述第八数据通路翼,所述第九数据通路翼从所述第四数据通路朝向所述第三数据通路延伸且不连接到所述第三数据通路以重叠所述第三数据通路翼。

4.根据权利要求3所述的存储模块,其中:

所述第一数据通路翼、所述第二数据通路翼、所述第三数据通路翼、所述第七数据通路翼、所述第八数据通路翼和所述第九数据通路翼的每个是导电板;以及

第一耦合电容器被限定在所述第一数据通路翼与所述第七数据通路翼之间、所述第二数据通路翼与所述第八数据通路翼之间、以及所述第三数据通路翼与所述第九数据通路翼之间。

5.根据权利要求3所述的存储模块,其中所述第一数据通路、所述第二数据通路、所述第三数据通路和所述第四数据通路布置成一行,以及其中:

所述第一数据通路翼、所述第二数据通路翼和所述第三数据通路翼布置成一行,并且所述第七数据通路翼、所述第八数据通路翼和所述第九数据通路翼布置成一行;或者

所述第一数据通路翼、所述第八数据通路翼和所述第三数据通路翼布置成一行,并且所述第七数据通路翼、所述第二数据通路翼和所述第九数据通路翼布置成一行。

6.根据权利要求3所述的存储模块,其中:

所述第一数据通路和所述第三数据通路布置在第一行中,并且所述第二数据通路和所述第四数据通路布置在第二行中,或者所述第一数据通路和所述第二数据通路布置在所述第一行中,并且所述第三数据通路和所述第四数据通路布置在所述第二行中;以及

所述第一数据通路翼、所述第二数据通路翼和所述第三数据通路翼布置成Z字形线,并且所述第七数据通路翼、所述第八数据通路翼和所述第九数据通路翼布置成Z字形线。

下载完整专利技术内容需要扣除积分,VIP会员可以免费下载。

该专利技术资料仅供研究查看技术是否侵权等信息,商用须获得专利权人授权。该专利全部权利属于三星电子株式会社,未经三星电子株式会社许可,擅自商用是侵权行为。如果您想购买此专利、获得商业授权和技术合作,请联系【客服

本文链接:http://www.vipzhuanli.com/pat/books/201811493558.2/1.html,转载请声明来源钻瓜专利网。

同类专利
  • 存储模块、具有其的存储系统及板的布置方法-201811493558.2
  • 金东烨;李载浚 - 三星电子株式会社
  • 2018-12-07 - 2019-08-27 - G06F12/0844
  • 本发明涉及一种存储模块、具有其的存储系统及板的布置方法。该存储模块包括模块板和布置在模块板的至少一个外表面上的多个半导体存储器件,模块板包括第一数据通路和第二数据通路以及多个层,第一数据通路和第二数据通路被配置为分别通过在模块板外部彼此相邻布置的第一数据线和第二数据线传输第一数据和第二数据,所述多个层包括穿过其的第一数据通路和第二数据通路。所述多个层包括彼此相邻的第一层和第二层。模块板包括在第一层中从第一数据通路朝向第二数据通路延伸且不连接到第二数据通路的第一数据通路翼以及在第二层中从第二数据通路朝向第一数据通路延伸且不连接到第一数据通路以重叠第一数据通路翼的第七数据通路翼。
  • 一种存储虚拟化新型缓存同步实现方法-201710539900.7
  • 不公告发明人 - 长沙开雅电子科技有限公司
  • 2017-07-05 - 2017-11-07 - G06F12/0844
  • 本发明专利涉及一种存储虚拟化新型缓存同步实现方法,该方法通过在两台存储虚拟化设备的缓存之间建立两条同步通道,以实现数据的物理链路传输,该方法对缓存采用读缓存、写缓存、写镜像缓存分区的方式来进行管理,而缓存同步主要是写缓存的同步,即a端的写缓存同步至b端的写镜像缓存,b的写缓存同步至a端的写镜像缓存,以达到缓存同步的效果。
  • 一种记录存储数据发生变化的方法及装置-201310594802.5
  • 严俊 - 华为技术有限公司
  • 2013-11-21 - 2017-08-18 - G06F12/0844
  • 本申请公开了一种记录存储数据发生变化的方法及装置,其中,所述方法包括确定逻辑单元号LUN中当前变化逻辑块所在的逻辑块区;查询位图集中是否已存在所述逻辑块区的对应位图;如果不存在,则在所述位图集中建立所述逻辑块区的对应位图,并在所述对应位图中记录所述当前变化逻辑块发生变化;如果存在,则直接在所述对应位图中记录所述当前变化逻辑块发生变化。通过上述方式,本申请能够减少位图占用的存储资源,降低对内存资源的浪费。
  • 一种基于ceph的存储交互装置及存储系统-201610944980.X
  • 刘斌 - 郑州云海信息技术有限公司
  • 2016-11-02 - 2017-05-10 - G06F12/0844
  • 本发明公开了一种基于ceph的存储交互装置,包括若干个RBD卷、分别与若干个客户端一一对应的若干个RBD cache;RBD cache,用于将接收到的访问请求同步至其他RBD cache;接收并依据其他RBD cache同步过来的访问请求对自身接收到的访问请求进行相应的调整,依据调整后的访问请求访问相应的RBD卷;将访问RBD卷后得到的数据返回对应的客户端。本发明避免多个客户端通过不同的RBD cache同时对一个RBD卷访问时数据不同步而报错的问题,可靠性高;本发明还公开了一种包括上述存储交互装置的存储系统。
  • 一种基于FPGA/CPLD的多通道数据缓存实现方法-201410225643.6
  • 陶涛;刘毅;梅雪松;张东升;孙挪刚;姜歌东 - 西安交通大学
  • 2014-05-26 - 2017-04-26 - G06F12/0844
  • 本发明公开了一种基于FPGA/CPLD的多通道数据缓存实现方法,包括以下步骤1)划分RAM;2)在RAM中为每个通道划分出独立的缓存区域,然后对通道进行编码;3)用CPLD/FPGA编写DMA,由单片机(MCU)指定RAM的初始地址,即缓存的初始地址,4)单片机启动采样脉冲,操作端口为0x8020,锁存各通道当前数据并启动DMA,随后启动计数器DMAcnt,计数器DMAcnt由低位AddrH和高位AddrL两部分拼接而成,位数等于log2(CN/RN)加上log2(BN);5)在DMAcnt信号驱动下,各通道采样锁存数据和各自缓存区地址会被对应起来6)AddrM溢出后,各通道地址重新赋予初始地址,如此循环可实现持续缓存。本发明可以使RAM读地址和写地址会分时占用数据线,逻辑时序的编程简单。
  • 用于分级高速缓存设计中的高速缓存之间的高效通信的方法和装置-201180066503.3
  • R·夏勒夫;Y·吉拉德;S·赖金;I·亚诺弗;S·什沃茨曼;R·萨德 - 英特尔公司
  • 2011-12-23 - 2017-03-29 - G06F12/0844
  • 根据本文所公开的实施例,提供用于在分级高速缓存设计中的高速缓存之间实现高效通信的方法、系统、机制、技术和装置。例如,在一个实施例中,这种装置可以包括具有数据总线的集成电路;与数据总线可通信地接口的较低级高速缓存;与数据总线可通信地接口的较高级高速缓存;一个或多个数据缓冲器以及一个或多个非数据缓冲器。在这种实施例中,数据缓冲器与数据总线可通信地接口,并且一个或多个数据缓冲器中的每一个具有缓冲整个高速缓存线的缓冲存储器、指示相应数据缓冲器状态的一个或多个控制位以及与该整个高速缓存线相关联的地址。在这种实施例中,无数据缓冲器不能存储整个高速缓存线以及具有指示相应无数据缓冲器状态的一个或多个控制位和用于与相应无数据缓冲器相关联的高速缓存间转移线的地址。在这种实施例中,高速缓存间转移逻辑用于经由数据总线从较高级高速缓存请求高速缓存间转移线,并用于进一步将高速缓存间转移线从数据总线写入较低级高速缓存中。
专利分类
×

专利文献下载

说明:

1、专利原文基于中国国家知识产权局专利说明书;

2、支持发明专利 、实用新型专利、外观设计专利(升级中);

3、专利数据每周两次同步更新,支持Adobe PDF格式;

4、内容包括专利技术的结构示意图流程工艺图技术构造图

5、已全新升级为极速版,下载速度显著提升!欢迎使用!

请您登陆后,进行下载,点击【登陆】 【注册】

关于我们 寻求报道 投稿须知 广告合作 版权声明 网站地图 友情链接 企业标识 联系我们

钻瓜专利网在线咨询

400-8765-105周一至周五 9:00-18:00

咨询在线客服咨询在线客服
tel code back_top