[发明专利]一种占空比稳定和低抖动时钟电路

说明书

本发明公开了一种占空比稳定和低抖动时钟电路。整个时钟电路由时钟驱动放大器模块、电荷泵模块、输出时钟下降沿触发电路模块、输出时钟上升沿触发电路模块、输出时钟波形稳定电路模块和电荷泵锁相环模块组成。时钟波形稳定电路根据上升沿与下降沿控制电路产生的沿控制脉冲产生完整的输出时钟；下降沿触发电路使输出时钟的下降沿与输入时钟下降沿保持一致；上升沿触发电路可以根据输入时钟的占空比检测结果，以输出时钟下降沿为基准，调节输出时钟上升沿位置，使输出时钟的占空比最终稳定到50％；电荷泵锁相环接收输出时钟波形稳定电路模块的输出时钟，产生高速低抖动时钟信号。该时钟电路可以满足在高频应用中对时钟信号的苛刻要求。

技术领域

本发明涉及一种占空比稳定和低抖动时钟电路，属于集成电路时钟系统涉及领域，主要用来稳定高速时钟信号的占空比，降低时钟抖动，有效提高时钟系统的性能。

背景技术

随着通信技术、计算机技术、微电子技术的高速发展，电子技术的应用已渗透到经济国防领域的各个角落，各种高性能的电子产品不断涌现。A/D转换器将广泛应用于传感器的数据处理及采集通道中，是这些应用领域中电子系统的核心器件。常规通信系统中接收机一般要使用多级下变频，将射频信号转换成足够低的中心频率，以便在可能的频率下通过A/D转换器对信号进行采样，并由系统内部的数字处理部件对信号进行处理。每一次下变频增加了复杂性，有时会产生不希望的效应，限制了总的系统性能。随着A/D转换器大动态范围和高采样率的实现，现在许多情况下对射频直接采样或通过一级下变频是可行的。这减少了下变频的级数，也消除了由多级变频引起的复杂性和信号失真。这种总体设计就需要发展最先进的高速、高精度A/D转换器，它对于通信系统简单化和高保真性能所有直接提高的作用。

据资料报道采样率1GSPS以上的A/D转换器在电路结构上主要是采用全并行(Flash)和自校准折叠(Folding)以及双沿采样(DES)结构。全并行结构在速度方面具有优势，但随着精度的提高，其功耗和芯片面积非常大，所以目前主要采用的就是折叠/插值和双沿采样结构，可以在精度和速度方面良好折中。尤其是目前越来越得到重视的双沿采样(DES)结构设计技术，即时钟上升沿和下降沿都对信号进行采样，由于它能够成倍地增加A/D转换器的转换速率，现在已经在许多12位A/D转换器中得到应用，相信随着一些技术的突破，将会在更高精度的A/D转换器中发挥明显作用。由于双沿采样(DES)结构在时钟上升沿和下降沿都对信号进行采样，故输入时钟的占空比需要恰好为50％。

如图1所示，理想情况下，时钟的占空比应该为50％，而且没有任何抖动，在实际的情况中，时钟信号源通常是由外部晶振产生并供给的，不但无法稳定地获得其占空比与精度，更无法满足整体A/D转换器系统的要求。

发明内容

因此在片内专门设计占空比稳定和低抖动时钟电路是很有必要的。在DES采样结构A/D转换器对其使用的时钟信号有着极为严苛的要求，时钟信号的占空比、时钟抖动等参数都直接影响到A/D转换器的信噪比(SNR)、有效位(ENOB)、无杂散动态范围(SFDR)等关键性能。所以设计优秀的时钟系统是提高A/D转换器性能参数的关键性问题。因此占空比稳定和低抖动时钟电路成为超高速A/D转换器的核心单元。

本发明解决的技术问题是：克服现有技术的不足，提出一种占空比稳定和低抖动时钟电路，避免输入时钟的占空比误差和时钟抖动影响超高速A/D转换器信噪比与无杂散动态范围，满足超高速A/D转换器对时钟信号的要求。