[发明专利]延迟电路、计数值生成电路以及物理量传感器

说明书

本发明提供能够缩小电路规模的延迟电路、计数值生成电路以及物理量传感器。延迟电路其特征在于，具备：循环数控制电路，根据基于触发信号生成的第一信号以及第二信号生成第三信号；环电路，其中多个延迟元件被电串联连接，通过反馈上述多个延迟元件的输出中的任一输出而形成环路，并且，上述第三信号被输入初级的上述延迟元件；以及锁存电路，以锁存信号将上述多个延迟元件的输出值锁存，上述第二信号是上述多个延迟元件的输出中的任一输出，上述环电路在上述环路的循环数达到规定的循环数时停止上述反馈。

技术领域

本发明涉及延迟电路、计数值生成电路以及物理量传感器。

背景技术

已知一种生成Δ-∑调制信号的频率Δ-∑(delta-sigma)调制信号输出装置，其中，该Δ-∑调制信号是对应于基准信号(基准时钟)的频率与被测定信号的频率之比的信号。

频率Δ-∑调制信号输出装置具有频率Δ-∑调制部(以下，称作“FDSM(FrequencyDelta Sigma Modulator：频率增量求和调制部)”)，通过该FDSM，使用基准信号对被测定信号进行频率Δ-∑调制，生成Δ-∑调制信号并输出。

在该频率Δ-∑调制信号输出装置中，产生被称作杂散音(idle tone)的周期性的量化噪声。即，FDSM的输出信号成为在被测定信号的基带信号成分中叠加有杂散音的信号。

在专利文献1中公开了一种频率Δ-∑调制信号输出装置，其为了抑制Δ-∑调制信号中的杂散音而具备电并联连接的多个FDSM。在该装置中，通过向多个FDSM输入相位彼此错开的被测定信号，从而使叠加于各FDSM的输出信号中的杂散音在时间上得以分散。由此，可抑制叠加于Δ-∑调制信号中的杂散音所引起的量化噪声，能够使Δ-∑调制信号的SN比提高。需要注意的是，在专利文献1所记载的装置中，为了生成相位彼此错开的多个被测定信号，设有与该被测定信号的数量相同数目的延迟元件。

专利文献1：日本特开2015-220552号公报

然而，在专利文献1所记载的装置中，需要与错开相位地生成的被测定信号的数量相应的延迟元件和FDSM，因此存在电路规模大的问题。另外，虽然通过提高动作频率而使精度提高，但存在因提高动作频率而导致功耗增大的问题。

发明内容

本发明的目的在于，提供能够缩小电路规模的延迟电路、计数值生成电路以及物理量传感器。

本发明是为了解决上述技术问题的至少一部分而完成的，可作为以下的方式或应用例来实现。

本发明的延迟电路其特征在于，具备：循环数控制电路，根据基于触发信号生成的第一信号以及第二信号生成第三信号；环电路(ループ回路)，在所述环电路中，多个延迟元件被电串联连接，通过对所述多个延迟元件的输出中的任一输出进行反馈而形成环路(ループ)，并且，所述第三信号被输入初级的所述延迟元件；以及锁存电路，以锁存信号锁存所述多个延迟元件的输出值，所述第二信号是所述多个延迟元件的输出中的任一输出，所述环电路在所述环路的循环数达到规定的循环数时停止所述反馈。

在该发明中，能够缩小电路规模。即，通过使环电路的环路循环多次，能够不使电路规模增大地发挥其循环数倍的功能。

在本发明的延迟电路中，优选的是，所述循环数控制电路具备二进制计数器、多路复用器(多路转接器)、异或电路以及与电路。

由此，能够简单地实现2的幂的循环数。

在本发明的延迟电路中，优选的是，具备选择部，所述选择部选择所述多个延迟元件的输出中的规定的所述输出，所述环电路对由所述选择部所选择的所述输出进行反馈。

由此，能够细微地调整延迟量。

在本发明的延迟电路中，优选的是，使所述环路循环一次所需的时间比所述锁存电路的锁存间隔更长。