[发明专利]一种单板间并行总线的互联方法

权利要求书

1.一种单板间并行总线的互联方法，其特征在于：包括主控板接口模块以及接口板接口模块，主控板接口模块与CPU的并行总线接口连接，与接口板接口模块通过背板连接，完成并行总线和Serdes总线之间的互相转换；

接口板接口模块和主控板接口模块通过背板连接，接收主控板送来的串行Serdes数据，并将其解析后，对接口板接口模块进行相应的操作，同时，也将接口板接口模块内部的控制，地址和数据信息，转换为串行SerDes数据，送给主控板接口模块。

2.根据权利要求1所述的一种单板间并行总线的互联方法，其特征在于：主控板接口模块包括：并行接口模块和SerDes接口模块；

并行接口模块，与CPU的并行总线连接，并行接口模块根据并行总线上的地址，数据和控制信号，生成地址位，数据位和控制位，并将其组成并行数据帧，同时，并行接口模块根据从SerDes接口模块接收到的并行数据帧，解析出对应的地址，数据和控制信息，通过并行总线，和CPU通信；

SerDes接口模块，与并行接口模块连接，用于将从所述并行接口模块接收到的并行数据帧转换成串行SerDes数据，通过SerDes总线发送给接口板，由于SerDes接口模块将不支持长距离电缆互连和拓扑的DC特性的并行信号，转换成AC特性的SerDes接口，从而可以支持长距离高速PCB走线和拓扑，实现了板间的高速互连，同时接收SerDes总线送来的串行SerDes数据，将其转换成并行数据帧，送给并行接口模块。

3.根据权利要求1所述的一种单板间并行总线的互联方法，其特征在于：接口板接口模块包含并行数据处理模块和SerDes接口模块；

SerDes接口模块，连接SerDes总线，接收串行SerDes数据，并将SerDes数据转换为并行数据帧，SerDes接口模块，还从接收到的SerDes数据中，恢复出时钟CLK，供FPGA使用，同时接收并行数据处理模块发送的并行数据帧，将其转换成串行SerDes数据后发送给SerDes总线；

并行数据处理模块，将SerDes接口模块转换出的并行数据帧，解析成命令，地址和数据信息，并根据不同的地址和命令信息，操作FPGA内部寄存器，完成对接口板的配置以及对接口板状态读取；经过SMI接口模块和I2C接口模块，提供SMI和I2C总线，完成对接口板芯片的访问功能，同时，也将FPGA内部的控制，地址和数据信息，组成并行数据帧，送给SerDes接口模块。