[发明专利]一种基于DDR读数据同步方法及系统

说明书

本发明公开了一种基于DDR读数据同步方法及系统，该方法以二分频输入数据选通信号half_input_dqs_n作为DDR接口DQS信号，以采样时钟internal_clk作为DDR控制器内部采样时钟，在DDR接口DQS信号和DDR控制器内部采样时钟之间，建立一个过渡时钟作为同步时钟，藉此同步时钟实现DDR控制器内部采样时钟和DDR外部输入时钟的同步，实现DDR接口DQS域数据和DDR控制器内部采样时钟域数据的异步传输。该方法及系统，可最大限度的满足DQS域和DDR控制器内部采样时钟域的建立时间和保持时间，用很小的延迟解决了DDR读数据的同步问题，不再依赖于FIFO技术。

技术领域

本发明涉及DDR内存数据读写技术领域，具体涉及一种基于DDR读数据同步方法及系统。本发明中DDR是指DDR3内存。

背景技术

DDR(DDR内存)是DDR SDRAM的习惯性简称，其全称应该是双倍速率同步动态随机存储器，其中：DDR是Double Data Rate的缩写，SDRAM是Synchronous Dynamic RandomAccess Memory的缩写。DDR的优点是存储容量大、成本低、接口成熟，而且并行突发访问时，可以达到较高的访问速率。

DDR内存是在SDRAM内存基础上发展而来的，仍然沿用SDRAM生产体系，因此对于内存厂商而言，只需对制造普通SDRAM的设备稍加改进，即可实现DDR内存的生产，可有效的降低成本。

DDR技术实现了一个时钟周期内进行两次读/写操作，即在时钟的上升沿和下降沿分别执行一次读/写操作。即，其最重要的改变是：在界面数据传输上，DDR在时钟信号的上升沿与下降沿均可进行数据处理，使数据传输率达到SDR(Single Data Rate)SDRAM的2倍。至于寻址与控制信号则与SDRAM相同，仅在时钟上升沿传送。

随着支持时钟频率的升高，DDR内存细分有三代，即DDR1内存，DDR2内存，DDR3内存，这三种内存条工艺不同，接口不同，性能不同，互不兼容(接口时序基本一致，电气特性相差比较大)。例如：

DDR1内存的核心频率(核心频率就是内存的工作频率)是和时钟频率相同的，到了DDR2和DDR3时才有了时钟频率的概念，就是将核心频率通过倍频技术得到的一个频率。数据传输频率就是传输数据的频率。

DDR1预读取是2位，DDR2预读取是4位，DDR3预读取是8位。所述预读即预取技术，即：在I/O控制器发出请求信号之前，存储单元已经事先准备好了若干bit的数据。

DDR1在传输数据的时候在时钟脉冲的上升沿和下降沿都传输一次，所以数据传输频率就是核心频率的2倍。DDR2内存的时钟频率是核心频率的2倍，所以数据传输频率就是核心频率的4倍。DDR3内存的时钟频率是核心频率的4倍，所以数据传输频率就是核心频率的8倍。

现有的DDR，其DDR读数据的同步技术一般都是采用FIFO的方式来实现，FIFO会占用较大的面积，并且用FIFO作同步数据会有几个时钟的延迟，这样并不符合DDR作为高速接口的要求。例如：目前应用中，FPGA内部通常缓存数据时，都是通过FIFO(First InputFirst Output，先入先出队列)实现。对于有多个通道接入的单板，可能同时需要多个并行FIFO缓存数据，而这些FIFO对应的存储器则是外部的DDR SDRAM。

DDR作为高速接口，频率在不断提高，当时钟高于800Mhz以上，时序问题成为一个DDR控制器设计非常大的瓶颈，特别是，在DDR读数据时，从DRAM返回的DQS(数据选取脉冲)和DDR控制器内部采样时钟的同步问题制约了DDR的高速传输。

发明内容