[发明专利]掩模建模方法有效

专利信息
申请号: 201710979135.0 申请日: 2017-10-19
公开(公告)号: CN108121150B 公开(公告)日: 2022-12-27
发明(设计)人: 赖建任;周欣;彭丹平 申请(专利权)人: 台湾积体电路制造股份有限公司
主分类号: G03F1/36 分类号: G03F1/36
代理公司: 隆天知识产权代理有限公司 72003 代理人: 李昕巍;章侃铱
地址: 中国台*** 国省代码: 台湾;71
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摘要:
搜索关键词: 建模 方法
【说明书】:

本公开提供一种掩模建模方法,包括:接收一掩模布局,掩模布局包括一非曼哈顿图案,其中非曼哈顿图案包括二或多个曲线边缘;将一无交互作用的掩模模型应用于掩模布局;将一边缘交互作用的模型应用于掩模布局的至少非曼哈顿图案,边缘交互作用的模型描述由彼此交互作用的曲线边缘的多个组合所引起的影响;将一薄掩模模型应用于掩模布局;以及基于无交互作用的掩模模型的应用、边缘交互作用的模型的应用以及薄掩模模型的应用来决定一近场。

技术领域

发明实施例有关于一种掩模建模方法,特别有关于掩模图案边缘交互作用的掩模建模方法。

背景技术

半导体装置工业经历了快速成长。于集成电路演化的过程中,功能密度(functional density)通常随着工艺可产生的几何尺寸缩小而提高。尺寸缩减过程通常可带来益处,例如增加制造的效率以及降低相关成本,但也会增加半导体装置的设计以及制造的复杂度。

光学邻近校正(optical proximity correction,OPC)为一种应用于半导体装置的设计以及制造的技术。光学邻近校正包括应用将改变半导体装置的布局的掩模设计的特征,以补偿发生于使用光刻工具期间辐射的衍射(diffraction)以及光刻胶的化学制程所引起的失真。因此,光学邻近校正提供了可在装置的基板上产生更符合半导体装置设计者(例如集成电路装置设计者)的设计布局的电路图案。光学邻近校正包括使用一倍缩掩模(reticle)或者掩模进行的所有分辨率增益技术,包括例如增加次解析度特征(sub-resolution feature)至掩模中以于实体设计中与原图案相互作用;增加例如截线(serif)的特征至原图案中;增加割阶(jog)至原图案的特征中;修改主要特征的图案形状或者边缘;以及其它加强处理等。随着工艺节点(process nodes)的缩小,光学邻近校正处理以及所得到的图案变得更加复杂。

先进的光学邻近校正处理其中一个类型为一反向光刻技术(inverselithography technology,ILT)。反向光刻技术包括以反方向模拟光学光刻技术,并于基板上使用所需的图案作为上述模拟的输入。反向光刻技术可于掩模或者倍缩掩模上产生复杂的曲线图案,而不是于常规的掩模或者倍缩掩模上形成曼哈顿图案。不幸的是,关于非曼哈顿图案方面,常规的反向光刻技术掩模以及其制造方法仍然面临各种困难。

因此,尽管现有的反向光刻技术掩模通常已足以满足其预期目的,但并非在所有方面都令人满意,特别是缺少可处理非曼哈顿图案的一精确掩模模型。

发明内容

本发明一实施例提供一种掩模建模方法,包括:接收一掩模布局;将一无交互作用的掩模模型应用于掩模布局;将一边缘交互作用的模型应用于掩模布局,边缘交互作用的模型描述由两个或多个边缘彼此交互作用所产生的影响;将一薄掩模模型应用于掩模布局;以及根据无交互作用的掩模模型的应用、边缘交互作用的模型的应用以及薄掩模模型的应用来决定掩模布局的近场。

附图说明

本发明可通过阅读以下的详细说明以及范例并配合相应的附图以更详细地了解。需要强调的是,依照业界的标准操作,各种特征并未依照比例绘制,并且仅用于对其进行说明目的。事实上,为了清楚论述,各种特征的尺寸可以任意地增加或者减少。

图1为根据本发明各个实施例所述的集成电路制造系统的一实施例的简化方块图。

图2为根据本发明各个实施例所述的掩模公司的详细方块图。

图3为根据本发明各个实施例所述的如何产生一掩模的近场的图形化说明。

图4为显示根据本发明各个实施例所述的一处理流程的一方法的流程图。

图5为根据本发明各个实施例所述的用于该图案的示例性非曼哈顿图案以及若干二维核函数的图形化说明。

图6为根据本发明各个实施例所述的二维核函数的分解以及旋转的图形化说明。

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