[发明专利]一种高速时钟正交相位校准电路

说明书

本发明实施例公开了一种高速时钟正交相位校准电路，包括：第一延时模块、第二延时模块以及正交相位检测模块；第一延时模块的输入端与第一信号端电连接，输出端与正交相位检测模块的第一输入端电连接，用于将第一信号进行延时处理；第二延时模块的输入端与第二信号端电连接，输出端与正交相位检测模块的第二输入端电连接，用于将第二信号进行延时处理；正交相位检测模块分别根据延时处理后的第一信号和第二信号，将第一信号和第二信号的相位差转换为时延控制电压，并将时延控制电压通过输出端输出至第二延时模块，以调节第二延时模块的时延。本发明实施例提供的技术方案，可解决现有的正交时钟信号的产生易受影响，造成偏差较大的问题。

技术领域

本发明实施例涉及时钟数据恢复技术领域，尤其涉及一种高速时钟正交相位校准电路。

背景技术

在高速串行数据通信中，为了节省开销，一般只传送数据信号而不传送与数据信号同步的时钟信号。这样，在接收端为了保证数据处理的同步，时钟等时序信息必须从数据中提取出来，继而利用该时钟对数据进行“重定时”来消除传输过程中积累的抖动，这一时钟提取和数据重定时的过程一般称为时钟数据恢复(Clock and Data Recovery，CDR)。

对于高速时钟数据恢复多采用1：4(demux/mux)或1：2(demux/mux)多路复用器降低采样速率，减小了设计难度和降低了功耗。但带来的问题是需要多相位时钟，以1：4demuxbaudrate CDR设计为例，需要相位差依次为90度的4个时钟信号。

通常来说，相位差为180度时只需要一个简单倒相器即可，延迟在几个皮秒的量级，对于现行最高传输速率25Gbps这个延迟几乎可以忽略不计。但90度的相差，产生过程较复杂，而且精度受到电路设计及版图布局等影响，易致偏差较大。

发明内容

本发明提供一种高速时钟正交相位校准电路，以解决现有的正交时钟信号的产生易受影响，造成偏差较大的问题。

第一方面，本发明实施例提供了一种高速时钟正交相位校准电路，包括：第一延时模块、第二延时模块以及正交相位检测模块；

所述第一延时模块的输入端与第一信号端电连接，输出端与所述正交相位检测模块的第一输入端电连接，用于将第一信号进行延时处理；所述第二延时模块的输入端与第二信号端电连接，输出端与所述正交相位检测模块的第二输入端电连接，用于将第二信号进行延时处理；

所述正交相位检测模块分别根据延时处理后的所述第一信号和第二信号，将所述第一信号和第二信号的相位差转换为时延控制电压，并将所述时延控制电压通过所述正交相位检测模块的输出端输出至所述第二延时模块，以调节所述第二延时模块的时延。

本发明实施例提供的高速时钟正交相位校准电路，将锁存器产生的正交的第一信号和第二信号分别输入至第一延时模块和第二延时模块，第一延时模块和第二延时模块分别用于对第一信号和第二信号进行延时处理，并将延时处理后的第一信号和第二信号传输至正交相位检测模块，正交相位检测模块用于将延时处理后的第一信号和第二信号的相位差转换为时延控制电压，并将时延控制电压输出至第二延时模块，以调节第二延时模块的时延，从而在第一信号和第二信号的相位不是准确的正交关系时，调节第二延时模块的时延，将第一信号和第二信号的相位调节为更加准确的正交关系。本方案通过负反馈控制正交时钟产生电路的时延控制电压，从而控制高速时钟的相位差，能够得到更加准确的正交相位的高速时钟，解决了现有的正交时钟信号的精度容易受到电路设计以及版图布局的影响，造成正交时钟信号相位偏差较大的问题。

附图说明

图1是本发明实施例提供的一种高速时钟正交相位校准电路结构示意图；

图2是本发明实施例提供的另一种高速时钟正交相位校准电路结构示意图；

图3是本发明实施例提供的正交相位检测模块的结构图；