[发明专利]一种三维堆叠图像传感器芯片结构

说明书

本发明公开了一种三维堆叠图像传感器芯片结构，包括光电二极管、控制电路及外围读出电路；控制电路包括连接至光电二极管的传输管、复位管、源跟随管、行选通管，外围读出电路包括连接至行选通管的可编程增益放大器、模拟数字转换器，模拟数字转换器包括连接至可编程增益放大器的比较器、反相器以及计数器，反相器包括分别连接至比较器、计数器的PMOS管和NMOS管；光电二极管、传输管、可编程增益放大器、比较器、PMOS管设于顶部芯片上，复位管、源跟随管、行选通管、NMOS管、计数器设于底部芯片上，顶部芯片、底部芯片使用三维堆叠方式连接在一起；可避免数字电路部分产生的噪声对模拟电路部分的影响，并可节约制造成本，缩小芯片尺寸。

技术领域

本发明涉及图像传感器技术领域，更具体地，涉及一种三维堆叠图像传感器芯片结构。

背景技术

随着CIS(CMOS图像传感器)芯片朝着高分辨率、高性能方向发展，3D stack(三维堆叠)技术越来越多地用到CIS的设计与制造中。通过三维堆叠技术将Pixel(像元)中的器件分开放到上下堆叠的两块芯片中，缩小了单个Pixel的面积，同时可以实现对Pixel中不同器件的分别调整工艺，有利于提升CIS芯片的性能。

现在的图像传感器芯片中通常使用PGA(可编程增益放大器)+ADC(模拟数字转换器)结构作为Pixel输出的电压信号的读出电路。为实现高帧率，PGA+ADC结构的读出电路通常使用列级结构，即每列Pixel对应一列读出电路。常用的列级ADC结构为积分型ADC结构，列级中主要由一个Comparator(比较器)和一个COUNTER(计数器)组成。

请参阅图1，图1是一种传统的三维堆叠CIS芯片结构示意图。如图1所示，传统的三维堆叠CIS芯片结构将位于像元阵列区域(Pixel Array区域)的像元(图示线框11代表像元阵列中一个像元One pixel所占的区域)中的光电二极管PD和传输管M1制造在一块顶部芯片Top chip上，将像元中的复位管M2、源跟随管M3、行选通管M4和其它外围读出电路制造在另一块底部芯片Bottom chip上，两块芯片使用三维堆叠技术连接在一起。

在上述传统的三维堆叠CIS芯片结构中，像元输出电压的读出电路，如可编程增益放大器PGA、模拟数字转换器ADC，以及数字控制和数据处理电路Digital等都集成在底部芯片中。由于通常读出电路中可编程增益放大器PGA和模拟数字转换器ADC中的比较器Comparator电路需要使用较高压的工艺器件，而模拟数字转换器ADC中的计数器COUNTER电路需要使用较低压的工艺器件，因而两者的电压域转换需要在比较器后接一个反相器INV(图示线框12代表的区域)。反相器的电源电压接与计数器电路电源电压相同的较低的电源电压VDDD，但反相器中所用到的一个PMOS管PM0和一个NMOS管NM1两个晶体管，需要使用高压工艺的晶体管，从而将比较器输出的高电平为较高压的VCOMP_1信号转换为高电平为较低压的VCOMP_2信号。

然而，上述传统的三维堆叠CIS芯片结构没有避免掉传统结构中存在的读出电路中数字电路引入的噪声影响模拟电路精度的问题。另外，由于像元阵列外围的读出电路部分都设置在同一块芯片上，所以整体芯片的尺寸因受到像元阵列和读出电路的限制而变得较大，不利于在系统中集成。

发明内容

本发明的目的在于克服现有技术存在的上述缺陷，提供一种三维堆叠图像传感器芯片结构。

为实现上述目的，本发明的技术方案如下：