[发明专利]占空比校准电路和射频终端

说明书

一种占空比校准电路和射频终端，占空比校准电路包括：可控延迟链、鉴频鉴相器和占空比检测模块；可控延迟链适于对输入时钟信号提供第一和第二延迟，以得到第一和第二延迟时钟信号，第二延迟受延迟链控制字的控制且大于等于第一延迟，可控延迟链还适于根据延迟链控制字分别将第一和第二延迟时钟信号传输至鉴频鉴相器的上升沿端口和下降沿端口，或者，分别将第一和第二延迟时钟信号传输至鉴频鉴相器的下降沿端口和上升沿端口；鉴频鉴相器的输出端产生输出时钟信号；占空比检测模块适于检测输出时钟信号的占空比，以得到检测结果，延迟链控制字是根据检测结果确定的。采用本发明技术方案可以降低电路面积，提高占空比校准流程的鲁棒性。

技术领域

本发明涉及占空比校准技术，特别涉及一种占空比校准电路和射频终端。

背景技术

在电子系统中，一般将频率综合器输出的基准时钟进行倍频作为电子系统的时钟，以有效抑制频率综合器的积分噪声。但是，频率综合器中的参考时钟一般来自晶振或者片外的时钟，且通常具有一定的占空比误差，也即占空比非50％，这使得在倍频时会引入严重的参考杂散，因此，需要对上述参考时钟进行占空比校准，直到所述参考时钟在相邻的上升/下降沿之间有完全相等的时间间隔。此外，在很多应用场合，需要在时钟的上升沿和下降沿同时工作，以提高信号的传输速率。例如，双数据率(Dual Data Rate，简称DDR)的静态随机存取存储器、延迟锁相环或者双边采样的数模转换器等。

现有技术中的一种占空比校准电路的工作过程为：首先，判断时钟信号的占空比。其次，若判断结果为占空比大于50％，则采用延迟链(Delay-line)对所述时钟信号的上升沿加以精确的延迟，再将延迟后的和未经延迟的时钟信号进行重新组合，以得到占空比为50％的时钟信号；若判断结果为占空比小于50％，则采用延迟链对所述时钟信号的反相信号的上升沿延迟，再采用鉴频鉴相器将延迟后的和未经延迟的所述时钟信号的反相信号进行重新组合，以得到占空比为50％的时钟信号。然而，当所述时钟信号的占空比在50％附近频繁波动时，电路将会不断地在所述时钟信号和其反相信号之间切换，可能导致输出的时钟信号中断，占空比校准流程的鲁棒性较差，可能会使得以上述电路输出的时钟信号为时钟源的电路出现毛刺。

现有技术中的另一种占空比校准电路采用两条延迟链，将时钟信号分别输入至两条延迟链，第一条延迟链的输出端接入相位组合电路的复位端口(reset)，第二条延迟链的输出端接入相位组合电路的置位端口(set)。类似地，首先，判断时钟信号的占空比。其次，若判断结果为占空比大于50％，仅采用第一条延迟链对所述时钟信号进行延迟，相位组合电路对延迟后的时钟信号的上升沿和未经延迟的时钟信号的下降沿进行重新组合得到新的时钟信号；若判断结果为占空比小于50％，则仅采用第二条延迟链对所述时钟信号进行延迟，相位组合电路对延迟后的时钟信号的下降沿和未经延迟的时钟信号的上升沿进行重新组合得到新的时钟信号。在电路中存在一种噪声叫做1/f噪声，一般来说，互补金属氧化物半导体(Complementary Metal Oxide Semiconductor，简称CMOS)的1/f噪声是由于电荷载流子受硅单晶的表面缺陷的影响而产生的。要减小1/f噪声，就必须增大器件面积。在实际电路设计中，频率综合器对参考时钟的低频噪声非常敏感，为了降低参考时钟的相位噪声对频率综合器输出时钟的低频相位噪声贡献，会将占空比校准电路的延迟链的面积增大，而该方案中的两条延迟链严重地增加了电路面积。

因此，现有技术中的占空比校准电路的面积较大或占空比校准流程的鲁棒性较差。

发明内容

本发明解决的技术问题是如何降低占空比校准电路的面积的同时，提高占空比校准流程的鲁棒性。