[发明专利]占空比校准电路和射频终端

权利要求书

1.一种占空比校准电路，其特征在于，包括：可控延迟链、鉴频鉴相器和占空比检测模块；其中，

所述可控延迟链接入输入时钟信号，适于对所述输入时钟信号提供第一延迟和第二延迟，以分别得到第一延迟时钟信号和第二延迟时钟信号，所述第二延迟受延迟链控制字的控制且大于等于所述第一延迟，所述可控延迟链还适于根据所述延迟链控制字将所述第一延迟时钟信号传输至所述鉴频鉴相器的上升沿端口，将第二延迟时钟信号传输至所述鉴频鉴相器的下降沿端口，或者，将所述第二延迟时钟信号传输至所述鉴频鉴相器的上升沿端口，将第一延迟时钟信号传输至所述鉴频鉴相器的下降沿端口；

所述鉴频鉴相器的输出端产生输出时钟信号；

所述占空比检测模块适于检测所述输出时钟信号的占空比，以得到检测结果，其中，所述延迟链控制字是根据所述检测结果确定的。

2.根据权利要求1所述的占空比校准电路，其特征在于，

当所述检测结果表明所述输出时钟信号的占空比小于50％时，所述延迟链控制字控制所述可控延迟链将所述第一延迟时钟信号传输至所述鉴频鉴相器的上升沿端口，将第二延迟时钟信号传输至所述鉴频鉴相器的下降沿端口，所述第二延迟大于所述第一延迟；

当所述检测结果表明所述输出时钟信号的占空比大于50％时，所述延迟链控制字控制所述可控延迟链将所述第二延迟时钟信号传输至所述鉴频鉴相器的上升沿端口，将第一延迟时钟信号传输至所述鉴频鉴相器的下降沿端口，所述第二延迟大于所述第一延迟。

3.根据权利要求1所述的占空比校准电路，其特征在于，当所述检测结果表明所述输出时钟信号的占空比等于50％时，所述第二延迟等于所述第一延迟。

4.根据权利要求1至3任一项所述的占空比校准电路，其特征在于，所述占空比检测模块适于将所述输出时钟信号转化为电压信号，所述电压信号的幅度与所述输出时钟信号的占空比成正比。

5.根据权利要求4所述的占空比校准电路，其特征在于，所述占空比检测模块包括：低通滤波器，适于将所述输出时钟信号转换为所述电压信号。

6.根据权利要求4所述的占空比校准电路，其特征在于，还包括：逻辑模块，适于根据所述电压信号的幅度产生所述延迟链控制字。

7.根据权利要求6所述的占空比校准电路，其特征在于，所述逻辑模块包括：

模数转换器，适于对所述电压信号进行采样，以得到数字信号；

累加器，适于对所述数字信号中所有位上的数值进行累加，以输出原码数字信号；

译码子模块，适于对所述原码数字信号进行译码，以得到所述延迟链控制字，其中，所述延迟链控制字的符号位是根据所述原码数字信号的符号位得到的，用于控制所述可控延迟链将所述第一延迟时钟信号和第二延迟时钟信号传输至所述鉴频鉴相器的传输路径，所述延迟链控制字的数值部分是根据所述原码数字信号的数值部分得到的，用于控制所述第二延迟的大小。

8.根据权利要求7所述的占空比校准电路，其特征在于，所述模数转换器具有参考电压，所述参考电压等于所述输出时钟信号的逻辑高电平和逻辑低电平的平均值，其中，所述数字信号的符号和数值部分由所述电压信号与所述参考电压的比较结果确定。