[发明专利]存储器系统以及处理器系统

说明书

本发明的实施方式提供一种使用非易失性存储器并且防止存取性能的降低，还能够提高数据写入时的可靠性的存储器系统以及处理器系统。一实施方式的存储器系统具备：第1存储器，按第1数据大小被存取；第2存储器；按小于所述第1数据大小的第2数据大小被存取，能够比所述第1存储器更高速地被存取；以及第3存储器，保存地址变换信息，所述地址变换信息用于将对所述第2存储器进行存取的地址变换为对所述第1存储器进行存取的地址，所述第1存储器以及所述第3存储器是非易失性存储器。

本申请以日本专利申请2016-183344(申请日：2016年9月20日)为基础，根据该申请而享有优先权。通过参照该申请，包括该申请的全部内容。

技术领域

本发明的实施方式涉及存储器系统以及处理器系统。

背景技术

作为处理器的主存储器，以往使用有DRAM(Dynamic Random Access Memory，动态随机存取存储器)。然而，DRAM需要定期进行刷新(refresh)，导致消耗电力增大。因此，提案有使用大容量的非易失性存储器作为主存储器来替代DRAM的技术。

然而，关于非易失性存储器，存在不少写入速度比DRAM慢或者重写耐用次数还不如DRAM的情况。

发明内容

一实施方式的存储器系统具备：

第1存储器，按第1数据大小被存取；

第2存储器，按小于所述第1数据大小的第2数据大小被存取，能够比所述第1存储器更高速地被存取；以及

第3存储器，保存地址变换信息，所述地址变换信息用于将对所述第2存储器进行存取的地址变换为对所述第1存储器进行存取的地址，

所述第1存储器以及所述第3存储器是非易失性存储器。

附图说明

图1是示出第1实施方式的处理器系统的概略结构的框图。

图2是示出第1实施方式的处理器系统的处理动作的流程图。

图3是示出第2实施方式的处理器系统的概略结构的框图。

图4是示出第3存储器的数据结构的图。

图5是示出第2实施方式的处理器系统的处理动作的流程图。

图6是示出第3实施方式的处理器系统的概略结构的框图。

图7是示出第3实施方式的处理器系统的处理动作的流程图。

附图标记说明

1：存储器系统；2：处理器系统；3：处理器；4：第1基板；5：第2基板；6：第3基板；7：多核部件；8：末级缓存；9：TLB；10：页表；11：DRAM控制电路；12：DRAM驱动电路；13：SCM控制电路；14：SCM驱动电路；15：核；16：分布共享部件；21：第1存储器；22：第4存储器；23：第2存储器；24：第3存储器；25：第1控制电路；26：第2控制电路；27：I/F切换电路；31：I/F控制电路。

具体实施方式

以下，一边参照附图，一边说明本发明的实施方式。

(第1实施方式)

图1是示出第1实施方式的内置有存储器系统1的处理器系统2的概略结构的框图。图1的处理器系统2具备具有处理器3的第1基板4、构成存储器系统1的第2基板5以及第3基板6。