[发明专利]标准单元库时序测试电路布局结构及布局方法

说明书

本发明涉及一种标准单元库时序测试电路布局结构及布局方法，由偶数个标准单元组成的时序测试电路，已存入标准单元库中的标准单元有固定的长和宽，整个时序测试电路中所有标准单元排成首尾相连左右上下均对称式S形环路结构。相比于简单长方形、正方形电路布局，解决了标准单元数目增加，测试环横向拉长问题，且测试环形状得到收敛，为顶层电路摆放提供便利，同时优化了布局设计、提高了布局空间的利用率，并随着标准单元数量的增加，优势会更加明显；相比于单边S形电路布局，解决了首尾标准单元间互连线过长问题，降低了互连线的影响，使得时序测试更加准确。结构优化算法结构与Cadence软件相结合的思想，方便布局布线，提高了工作效率。

技术领域

本发明涉及一种电路布局结构，特别涉及一种标准单元库时序测试电路布局结构及布局方法。

背景技术

随着集成电路设计与制造工艺的不断发展，在数字集成电路中基于标准单元库的设计方法逐步趋于标准化，已在各类专用集成电路的设计过程中广泛应用。随着工艺的特征尺寸达到纳米级，单个晶体管的延迟时间缩短到皮秒，集成电路设计人员需要更加精确的延迟参数，以便于在最初的设计中，更好的预留余量，防止因为余量不足造成返工和余量过大造成的浪费。这些对标准单元库的测试精度提出了更高的要求，如何评测标准单元库设计的优劣已成为集成电路设计人员不得不重视的问题。然而传统的环形布局结构存在一些固有问题，如图1、2分别为简单的环形电路布局结构：长方形的电路布局虽然简单易懂，但是不利于后期整个芯片的测试布局；正方形的电路布局显然在中心部分浪费了太多的布局资源。且这两种结构随着测试环级数的增加，会使得测试环横向拉长，对顶层的摆放造成困难。图3为单边S形电路布局结构：这种电路布局方式实现了布局资源的良好利用，但是首尾两点间连线过长，增加了互连的影响，随着测试环级数的增加，使得整个测试环时序测试的准确性降低。以上几种测试电路的方法结构，在资源利用、摆放布局和延迟精度上无法综合统一，因此迫切需要发展一种符合实际布局需求的高精度延迟测试方法。

通常将时序测试电路布局结构设计成环状，以便更好的评估出待测标准单元的延时信息。同时随着工艺的不断进步，互连线上的延时日益明显。应将先进工艺引起的标准单元库之间的互连延迟考虑进去，另外，为了获得精确的目标单元的延时，标准单元库的连接环境应保持一致以降低工艺偏差，保证工艺一致性。

发明内容

本发明是针对传统环形结构电路布局在顶层互连难度大、布局资源浪费、单元间互连线长的问题，提出了一种标准单元库时序测试电路布局结构及布局方法，对称式S形环路结构，具有优化布局设计、提高布局空间利用率、降低互连影响等优点，同时还可以缓解顶层摆放的问题。

本发明的技术方案为：一种标准单元库时序测试电路布局结构，由偶数个标准单元组成的时序测试电路，已存入标准单元库中的标准单元有固定长和宽，整个时序测试电路中所有标准单元排成首尾相连左右上下均对称式S形环路结构。

所述对称式S形环路结构的长和宽相等。

所述标准单元库时序测试电路布局结构的布局方法，首先设置实际电路版图允许的布局空间，设置布局空间的横向长度H1和纵向宽度H2，初始化横向和纵向标准单元的数目n、m，通过Cadence软件提取标准单元库中标准单元反相器参数，参数为反相器的长度l、宽度w；

然后进行起点坐标的设置，然后计算对称S形结构的总长度为L=n×l和总宽度W=m×w；

求取结构横向总长度与纵向总宽度差值的绝对值，即∣L-W∣，如果数值大于前一次计算的数值，则保留前一次数值；判断∣L-W∣是否小于0.1，如果小于0.1且满足L、W分别小于H1、H2则在结构中横向、纵向的标准单元数目为此次计算中的n、m，如∣L-W∣大于0.1或L、W分别大于L1、L2，则n、m分别加1后回到横向总长度与纵向总宽度的计算步骤上重新计算；