[发明专利]蚀刻方法

说明书

技术领域

本发明实施例涉及一种蚀刻方法、干蚀刻装置及半导体制造系统。

背景技术

半导体集成电路(integrated circuit，IC)工业经历了指数级的成长。藉由集成电路材料以及其设计上的技术进步产生不同的集成电路时代，每一代相较于上一代具有更小、更复杂的电路设计。在集成电路的演进中，在缩减结构的几何维度(例如利用制造制造工艺所做出的最小构件或线路)的同时，其功能密度(functional density)(例如每一晶片面积的内连组件的数量)亦不断提高。一般来说，尺寸缩小的程序可提高生产效率和降低相关的成本。

然而，这种尺寸缩小的程序亦提高了集成电路的加工与制造难度。举例来说，传统的干蚀刻程序使用等离子体(plasma)，而干蚀刻系统的物理设计，如排气泵端口(exhaust pumping port)位置的配置，可能对等离子体分布的均匀性(uniformity)产生不利的影响。这将导致不受期望的效果，例如降低横向边缘粗糙度(lateral edge roughness，LER)或用于制造的元件的关键尺寸(critical dimension，CD)的均匀性。

因此，在现有的干式蚀刻系统和程序虽可以大致满足其原先所预设的目的，但仍无法于各个方面完全令人满意。也就是说，一种可改善等离子体分布的均匀性的干式蚀刻系统和方式是极为所需的。

发明内容

本发明实施例提供一种蚀刻方法，包括装载工件于干式蚀刻系统内，对工件执行干蚀刻程序，以及于执行干蚀刻程序时旋转工件。

为让本发明实施例的上述揭示特征和优点能更明显易懂，下文特举实施例，并配合附图作详细说明如下。

附图说明

结合附图阅读以下详细说明，会最佳地理解本发明实施例的各个态样。应注意，根据本产业中的标准惯例，各种特征并非按比率绘制。实际上，为论述清晰起见，可任意增大或减小各种特征的尺寸。

图1是依照一些实施例显示一种理想的半导体元件图案以及一种实际制造制造的半导体元件图案的示意性俯视图；

图2A、图3A、图4A、图5A及图6A是依照一些实施例显示承载装置与被配置定位于承载装置内的可蚀刻工件的示意性俯视图；

图2B、图3B、图4B、图5B及图6B分别是图2A、图3A、图4A及图5A的一些实施例中的承载装置与被配置定位于承载装置内的可蚀刻工件的示意性剖面图；

图7是依照一些实施例显示一种具有执行旋转式的干蚀刻程序的干式蚀刻系统的示意图；

图8A、图8B及图8C是依照一些实施例显示旋转速度与干蚀刻轮廓间的相关性的示意性剖面图；

图9是依照一些实施例显示一种执行旋转式干蚀刻的方法的流程图。

附图标号说明：

50：所设计的理想元件图案；

60：实际制造后的元件图案；

100：工件、可蚀刻的工件、待蚀刻工件；

120：承载装置；

130：底部；

140：侧部；

150：顶部；

150A、150B：组件；

155：边界；

160：凹槽、水平向的凹槽/插槽、横向凹槽；

170：横向凸出部/钳、水平凸出部/钳；

180：边缘、边界；

190：缓冲组件；

300：干式蚀刻系统；

310：感应耦合等离子体发电机；

320：线圈；

330：天线；

340：干式蚀刻腔室；

350：腔室壁；

360：基座；

400：控制器；

500A、500B、500C：图形；

550A、550B、550C：沟槽；

560A、560B、560C：侧壁；

700：方法；

710、720、730：步骤；

A-A'：剖线。

具体实施方式