[发明专利]一种低功耗、高数据吞吐量的SDRSDRAM控制器及其工作方法

说明书

技术领域

本发明涉及一种低功耗、高数据吞吐量的SDR SDRAM控制器及其工作方法，属于FPGA IP核设计的技术领域。

背景技术

IP核全称知识产权核(Intellectual Property Core)，是指某一方提供的形式为逻辑单元、芯片设计的可重用模块。设计人员能够以IP核为基础进行专用集成电路或现场可编程逻辑门阵列的逻辑设计，以减少设计周期。

SDR SDRAM具有很好的性价比，在很多领域中得到广泛应用，但SDR SDRAM有比较严格的时序要求，逻辑控制比较复杂，需要有一个专门控制器来实现数据读写控制，该控制器可以使用Verilog HDL或VHDL语言来实现。

FPGA具有可重构、逻辑资源丰富、I/O接口灵活等特点，基于FPGA的SDR SDRAM控制器设计能够在很大程度上简化设计方法，缩短产品设计者开发周期。

目前常见SDR SDRAM控制器的内部时钟和端口I/O时钟都工作在一个时钟频率上，而目前SDR SDRAM的工作时钟频率达到了200MHz，越高的内部时钟频率意味着功耗的增加和器件性能要求的提高，随之带来成本的提升，对于消费电子领域应用，确实带来了不小的挑战。

发明内容

针对现有技术的不足，本发明提供一种低功耗、高数据吞吐量的SDR SDRAM控制器。

本发明还提供一种上述控制器的工作方法。

本发明利用FPGA芯片I/O逻辑的速率专换PHY(OSER/IDES)资源，通过增加数据位宽的办法将I/O时钟速率进一步提高，而控制器工作时钟仅为I/O时钟速率的一半，既增加了读写数据吞吐量，又降低了器件功耗和成本。

技术术语解释：

PLL(Phase Locked Loop)：为锁相回路或锁相环电路。

本发明的技术方案如下：

一种低功耗、高数据吞吐量的SDR SDRAM控制器，包括PLL、自动刷新模块、用户接口模块、命令控制模块和CLKDIV模块、OSER/IDES接口模块。本发明通过上述模块间的相互协作实现对SDR SDRAM初始化、自动刷新和数据读写功能，所述SDR SDRAM指一种存储类型的IC芯片，SDR SDRAM控制器为控制SDRAM工作的IP核。

所述PLL为FPGA芯片内部自带的锁相环电路，通过PLL产生SDR SDRAM控制器所需的时钟信号，包括CLKDIV时钟和SDR SDRAM时钟；所述CLKDIV时钟为所述CLKDIV模块提供时钟源，与SDR SDRAM时钟的频率值相等；SDR SDRAM时钟为SDR SDRAM提供工作时钟。

所述自动刷新模块为命令控制模块提供自动刷新请求信号，用于SDR SDRAM刷新控制。保证数据存储的有效性。

所述用户接口模块介于用户接口与命令控制模块中间，实现数据处理、地址处理和空闲指示处理；用户接口模块与用户接口间的信号包括读写数据、读写地址、读写使能、读写长度、空闲指示、读写响应、读有效指示和时钟。用户接口模块根据空闲指示和自身需求来决定是否进行数据读写。

所述命令控制模块的作用包括：完成初始化处理、自动刷新处理、控制器时序控制和命令数据收发处理；

所述命令控制模块与用户接口模块间信号包括读写使能、读写地址、读写数据、空闲指示和读有效指示；

所述命令控制模块与自动刷新模块间信号包括自动刷新请求、自动刷新响应；

所述命令控制模块与存储器接口间接口信号包括地址、数据、控制；上电后，命令控制模块首先进行初始化等待，然后对SDR SDRAM进行初始化，完成后进入空闲状态，根据自动刷新请求或读写请求进行工作。

所述初始化处理用于进行初始化等待，并初始化SDR SDRAM控制器；

所述自动刷新处理用于SDR SDRAM的刷新控制，保证数据存储的有效性；

所述控制器时序控制用于产生SDR SDRAM控制器的初始化、刷新、读写操作的工作时序；

所述命令数据收发处理用于产生发送到SDR SDRAM的各种控制和读写命令。

所述CLKDIV模块为FPGA芯片内部资源，为OSER/IDES接口模块提供数据时钟：由CLKDIV模块产生2分频得到控制器工作时钟，为自动刷新模块、用户接口模块和命令控制模块提供时钟信号。

所述OSER/IDES接口模块包括OSER接口模块和IDES接口模块；所述OSER/IDES接口模块的链路时钟来自CLKDIV时钟，数据时钟来自CLKDIV模块的分频时钟。