[发明专利]一种提取电路寄生参数的方法

说明书

技术领域

本发明涉及分析芯片级集成电路的技术领域，特别是涉及一种频率在5GHz以下、精度要求高并且包含电感参量的芯片级集成电路的寄生参数提取方法。

背景技术

随着集成电路工艺节点的不断缩小，器件结构也推陈出新，集成电路设计中的寄生效应除了对芯片的信号完整性，可靠性造成影响外，对信号时序、噪音和功耗方面的影响也不断增大。因此，在进行寄生参数提取时，提取参数要求得精度越来越高。相比于传统2.5维几何图形提取的方法，利用场求解器直接对3维电路结构进行全波电磁场仿真，求解出的寄生参数精度更高。但当电路规模较大时，全波场求解花费的时间成本也是相当高的。因此，对提取精度和提取时间的两方面折衷后，采用Q3D extractor对3维电路结构的电场和磁场分别建立方程求解的准静态电磁场仿真提取寄生参数的方法，既能提高提取精度，也使仿真时间不至于过长。另外，采用分布式计算，超级计算机等技术也大大提高了其运算能力和速度，使得追求更高的精度成为可能。

中国专利申请CN 103164572 A公开了一种用于集成电路互连线寄生电容的建模方法。所述的建模方法为：针对一个给定互连线结构，用有限元法求其寄生电容的一阶、二阶敏感度，建立对应的二阶寄生电容基础表达式，并用所述表达式计算设计尺寸参数有效范围内若干计算点的寄生电容初值，再用有限元场求解器直接算出这些计算点的寄生电容值，把相同点的这两个电容值相减，得到一系列误差值，用这些误差值拟合出一个误差修正表达式，把此误差修正表达式叠加到之前得到的二阶寄生电容基础表达式上，最终得到所述互连线结构更为精确的寄生电容表达式。然而，此发明的建模方法所针对的对象是集成电路中的任一互连线结构，然后通过有限元场求解器计算若干计算点之间的寄生电容，即经过正交验证后的计算点之间的寄生电容，各个元器件之间以及各互连线之间的连接所造成的寄生参数误差通过修正误差来避免，由此得到的寄生电容表达式的误差将取决于修正误差的精度；另外，此发明只能够应用于提取寄生电容的情况，各元器件之间的派生电感以及集成电路的寄生电感则不能通过此方法所得的计算公式来确定。

发明内容

本发明的目的在于提供一种在较短的时间内提取更高精度的芯片级寄生参数的方法。具体地，本发明可以通过建立一套适用于Q3D接口的Python脚本，可针对不同工艺、不同结构的集成电路物理设计提取寄生参数，可操作性和可重复性强。

本发明的目的可以通过一种提取电路寄生参数的方法来实现，具体包括以下步骤：

(1)根据芯片电路的物理设计，读取该芯片电路的二维版图；

(2)根据该二维版图以及该电路的高度和/或厚度信息，建立相对应的芯片电路的三维模型，其中该芯片电路的各元器件在该三维模型中表示为若干不同的层；

(3)对该三维模型执行逻辑操作并赋予属性参量；

(4)根据该物理设计，设置该三维模型的电流流入/流出位置；

(5)启动场求解器，仿真该芯片电路的运行情况，并提取该芯片电路的寄生参数。

在一实施例中，步骤(3)中的该逻辑操作包括平移该层、扩展该层、逻辑相交/相减该层的重叠部分、以及合并同类型的该层。

在一实施例中，步骤(3)中的该逻辑操作包括根据该物理设计，在该三维模型中添加相对应的介质层和钝化层。

在一实施例中，步骤(3)中的该属性参量根据该芯片电路的导体材质进行赋值。

在一实施例中，步骤(4)中的该电流流入/流出位置为该芯片电路的输入/输出引线。

在一实施例中，步骤(5)中的该寄生参数包括电容矩阵、所测导体的电感、电阻，所述寄生参数构成等效电路模型。

在一实施例中，该方法进一步包括：设置仿真模拟过程的运行条件和监视进度，该芯片电路根据该运行条件自动建立相应的三维模型并开始仿真模拟过程，根据该监视进度检查所述仿真模拟过程是否存在错误；若该仿真模拟过程发生错误时，该场求解器自动发出错误警报，并输出当前计算结果和错误位置。

附图说明

图1是根据本发明实施例的方法流程图。

具体实施方式

下面将结合附图以及具体实施方法来详细说明本发明，在本发明的示意性实施及说明用来解释本发明，但并不作为对本发明的限定。