[实用新型]基于神经元MOS管的差分型双边沿触发器

说明书

技术领域

本实用新型涉及一种差分型双边沿触发器，更具体说，它涉及一种基于神经元MOS管的差分型双边沿触发器。

背景技术

触发器是数字集成电路中基本的构件，它们决定着包括功耗、延迟、面积、可靠性等电路的性能。在所有的触发器中，差分结构的触发器由于具有互补输出、低功耗、简单的结构等优点，因此应用比较广泛。差分触发器能够起到放大器的作用，因此它们能够在低摆幅电压信号下很好的工作。它们还能够在触发器中建立各种逻辑功能来降低测序开销。

双边沿触发器在时钟信号上升边沿和下降边沿都能够对输入信号取样，从而更新输出状态。因此，在保持原有数据处理频率的条件下，使用双边沿触发器可以使时钟信号的频率减半，从而减少了时钟网络的动态功耗。但现有技术的双边沿触发器电路结构复杂，功耗不理想，功能不灵活。

发明内容

本实用新型的目的是克服现有技术中的不足，提供一种结构合理，功耗低，控制灵活的基于神经元MOS管的差分型双边沿触发器。

这种基于神经元MOS管的差分型双边沿触发器，包括差分结构的主触发器1、主触发器2和一个差分结构的从触发器；所述主触发器1由构成差分结构的PMOS管m3和PMOS管m4，三输入n型浮栅MOS管m1和三输入n型浮栅MOS管m2构成；所述主触发器2由构成差分结构的PMOS管m7和PMOS管m8，三输入n型浮栅MOS管m5和三输入n型浮栅MOS管m6构成；所述从触发器由构成差分结构的PMOS管m9和PMOS管m10，三输入n型浮栅MOS管m11，三输入n型浮栅MOS管m12，三输入n型浮栅MOS管m13和三输入n型浮栅MOS管m14，反相器INV1和反相器INV2构成；

所述PMOS管m3、m4、m7、m8、m9和m10的源级接工作电压VDD，所述三输入n型浮栅MOS管m1、m2、m5、m6的源级和一个输入端都接地，所述三输入n型浮栅MOS管m11、m12、m13、m14的源级接地；

所述主触发器1中构成差分结构的两个PMOS管m3和m4的漏极分别与两个三输入n型浮栅MOS管m1和m2的漏极连接，并且产生主触发器1的输出和x1；所述主触发器2中构成差分结构的两个PMOS管m7和m8的漏极分别与两个三输入n型浮栅MOS管m5和m6的漏极连接，并且产生主触发器2的输出和x2；

所述主触发器1的输出x1和分别连接从触发器中的三输入n型浮栅MOS管m11和m14的一个输入端，所述主触发器2的输出x2和分别连接从触发器中的三输入n型浮栅MOS管m12和m13的一个输入端；

所述从触发器中构成差分结构的两个PMOS管m9和m10的漏极分别与两个三输入n型浮栅MOS管m11和m12、m13和m14的漏极连接，并通过两个反相器INV1和INV2连接到输出端；

在clk上升沿时，所述主触发器1的输出x1和通过m11和m14传输到输出，所述主触发器2的输出x2和受输入D决定；在clk下降沿时，所述主触发器2的输出x2和通过m12和m13传输到输出，所述主触发器1的输出x1和受输入D决定。S和R分别实现触发器的异步置位和异步清零功能。

本实用新型的有益效果是：电路利用了神经元MOS管所具有的阈值易于控制这一自然属性，无需增加特别的电路，仅需通过在n型浮栅MOS管中增加一个输入端就可以方便的控制电路的开关。差分结构的触发器由于具有互补输出、低功耗、简单的结构等优点，而运用n型浮栅MOS管下拉网络代替了传统的差分型触发器中的nMOS逻辑电路，简化了下拉网络结构，从而进一步减小了电路的功耗。而通过浮栅MOS管的运用，触发器中的置位端和复位端可以很方便的实现。双边沿触发器在时钟信号上升边沿和下降边沿都能够对输入信号取样，提高了时钟信号的效率，减少了时钟网络的动态功耗。异步置位和异步清零端的加入使得触发器的功能更加灵活。

附图说明

图1是n型和p型多输入浮栅MOS管符号和电容模型；

图2是本实用新型的电路原理图；

图3是本实用新型实施例的一种封装连接电路；

图4是在25MHz时钟频率下图3所示电路的瞬态功能仿真特性图，横坐标为时间，单位是ns，纵坐标为电压，单位是V。

具体实施方式

下面结合附图和实施例对本实用新型做进一步描述。虽然本实用新型将结合较佳实施例进行描述，但应知道，并不表示本实用新型限制在所述实施例中。相反，本实用新型将涵盖可包含在有附后权利要求书限定的本实用新型的范围内的替换物、改进型和等同物。