[实用新型]一种ROM存储器及其版图有效
申请号: | 201320030505.3 | 申请日: | 2013-01-21 |
公开(公告)号: | CN203118490U | 公开(公告)日: | 2013-08-07 |
发明(设计)人: | 于跃;郑坚斌 | 申请(专利权)人: | 苏州兆芯半导体科技有限公司 |
主分类号: | G11C17/12 | 分类号: | G11C17/12;H01L27/112 |
代理公司: | 北京集佳知识产权代理有限公司 11227 | 代理人: | 常亮 |
地址: | 215000 江苏省苏州市工业*** | 国省代码: | 江苏;32 |
权利要求书: | 查看更多 | 说明书: | 查看更多 |
摘要: | |||
搜索关键词: | 一种 rom 存储器 及其 版图 | ||
技术领域
本实用新型属于集成电路领域,尤其涉及一种ROM存储器及其版图。
背景技术
在电子计算机以及其他一些数字系统的工作过程中,需要对大量的数据进行存储。因此,存储器也就成了这些数字系统不可缺少的组成部分。
现有的存储器种类很多,从存、取功能上可以分为只读存储器(Read-Only Memory,简称ROM)和随机存储器(Read Access Memory,简称RAM)两大类。
其中,只读存储器在正常工作状态下只能从中读取数据,断电以后数据不会消失。传统ROM有一个或多个MOS管构成,并以一个MOS管作为基本存储单元。在每个基本存储单元中,MOS管的栅极连接字线,漏极连接位线,源极接地,通过位线与MOS管漏极的连通状态来控制MOS管的开关状态,从而存储信息。
由于工艺规则的限制,ROM基本存储单元的面积无法做到跟随工艺尺寸成比例缩小,而且一个基本存储单元只能存储1比特信息,单位信息的存储面积偏大。
实用新型内容
有鉴于此,本实用新型提供一种ROM存储器及其版图,以降低单位信息的存储面积。
该ROM存储器包括:至少一个MOS管、位线和字线,其中,每个MOS管的漏极对应着至少两条位线。
优选的,所述ROM存储器包括一个MOS管和三条位线。
优选的,所述ROM存储器包括两个MOS管和三条位线,且每个MOS管的漏极对应着三条位线。
优选的,所述两个MOS管共用源极,且所述源极接地
优选的,所述ROM存储器包括两个MOS管和四条位线,且每个MOS管的漏极对应着两条位线。
优选的,所述两个MOS管的栅极连接同一字线。
优选的,所述ROM存储器包括至少四个以阵列方式排布的MOS管;
其中,沿第一方向的同一行MOS管的栅极连接同一字线;
沿第二方向的同一列MOS管中,相邻的两个MOS管共用源极,且沿第二方向的同一列MOS管的漏极对应着两条位线。
优选的,所述第一方向和第二方向垂直。
一种ROM存储器版图,包括至少一个MOS管区、字线区和位线区,其中,至少两个位线区与一个MOS管区的漏极金属区交叠。
优选的,所述漏极金属区沿第一方向延伸,且位于MOS管区的漏极区内。
优选的,所述位线区沿第二方向延伸。
由上述方案可以看出,本实用新型所提供的ROM存储器,包括:至少一个MOS管、位线和字线,其中,每个MOS管对应着至少两条位线,而两条或两条以上的位线与MOS管的连接状态可以使MOS管存储两种以上的状态信息。即在ROM存储器面积一定的前提下,通过增加位线区的数目,可以使ROM存储器的一个MOS管可编程的信息大于1比特,相应的降低了1比特信息的存储面积。
附图说明
为了更清楚地说明本实用新型实施例或现有技术中的技术方案,下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍,显而易见地,下面描述中的附图是本实用新型的一些实施例,对于本领域普通技术人员来讲,在不付出创造性劳动的前提下,还可以根据这些附图获得其他的附图。
图1为本实用新型实施例所提供的一种ROM存储器电路示意图;
图2为本实用新型实施例所提供的一种ROM存储器版图;
图3为本实用新型实施例所提供的另一种ROM存储器电路示意图;
图4为本实用新型实施例所提供的另一种ROM存储器版图;
图5为本实用新型实施例所提供的又一种ROM存储器电路示意图;
图6为本实用新型实施例所提供的又一种ROM存储器版图;
图7为本实用新型实施例所提供的又一种ROM存储器电路示意图;
图8为本实用新型实施例所提供的又一种ROM存储器版图;
图9为本实用新型实施例所提供的又一种ROM存储器电路示意图;
图10为本实用新型实施例所提供的又一种ROM存储器版图。
具体实施方式
实施例一:
本实施例提供了一种ROM存储器,包括:至少一个MOS管、位线和字线,其中,如图1所示,每个MOS管的漏极对应着至少两条位线BL,所述MOS管的栅极与字线WL相连,所述MOS管的源极接地。
两条或两条以上的位线与MOS管的连接状态可以使MOS管存储两种以上的状态信息。即在ROM存储器面积一定的前提下,通过增加位线区的数目,可以使ROM存储器的一个MOS管可编程的信息大于1比特,相应的降低了1比特信息的存储面积。
实施例二:
该专利技术资料仅供研究查看技术是否侵权等信息,商用须获得专利权人授权。该专利全部权利属于苏州兆芯半导体科技有限公司,未经苏州兆芯半导体科技有限公司许可,擅自商用是侵权行为。如果您想购买此专利、获得商业授权和技术合作,请联系【客服】
本文链接:http://www.vipzhuanli.com/pat/books/201320030505.3/2.html,转载请声明来源钻瓜专利网。
- 上一篇:一种4节串联充电电池组均衡电路
- 下一篇:半导体器件及其制造方法
- 同类专利
- 一种只读存储单元和只读存储器-201410432630.6
- 于跃;王林;黄瑞锋;吴守道 - 展讯通信(上海)有限公司
- 2014-08-29 - 2019-09-27 - G11C17/12
- 一种只读存储单元和只读存储器,所述只读存储单元包括:晶体管、字线、第一位线、第二位线和差分灵敏放大器,所述字线与所述晶体管的栅端连接,所述晶体管的漏端根据所述只读存储单元中存储的信息,与所述第一位线或者所述第二位线连接,且所述第一位线和所述第二位线还分别与所述差分灵敏放大器的正向输入端和反向输入端连接。上述的方案可以提高只读存储单元的读取速度,且减小只读存储单元所占用的面积。
- 具有高速低电压双位存储器的1T紧凑型ROM单元-201510612948.7
- 拉雅·科利;帕特里克·冯德斯蒂哥;杰瓦兰特·库马尔·米什拉;潘卡吉·阿加瓦尔 - 恩智浦有限公司
- 2015-09-23 - 2019-09-10 - G11C17/12
- 本发明公开了一种ROM存储器件,包括多个行和列的存储单元,每个存储单元包括位线对和用于在其中存储两位数据的晶体管;以及布置在位线对的相邻对之间的虚拟接地线,其中所述位线对和虚拟接地线用于读取在存储单元中存储的数据。
- 半导体存储器-201510736102.4
- 王麒云 - 联发科技股份有限公司
- 2015-11-03 - 2019-05-10 - G11C17/12
- 本发明提供一种半导体存储器。其包含:第一切换晶体管,其中第一切换晶体管包含第一端,第二端及第三端,且该第一切换晶体管的第二端耦接至第一字线;第一差分位线对,包含非翻转位线以及翻转位线,其中该第一差分位线对的非翻转位线与该第一差分位线对的翻转位线互不相交地耦接至该第一切换晶体管的第一端,以储存第一信息;以及第二差分位线对,包含非翻转位线以及翻转位线,其中该第二差分位线对的非翻转位线与该第二差分位线对的翻转位线互不相交地耦接至该第一切换晶体管的第三端,以储存第二信息。本发明所公开的半导体存储器能够高速探测且节省面积。
- 存储单元及其构成的存储阵列和OTP-201810840550.2
- 龚政;金建明;顾明;权力 - 上海华力集成电路制造有限公司
- 2018-07-27 - 2018-12-25 - G11C17/12
- 本发明公开了一种存储单元,该存储单元由一个NMOS组成;编程模式,该NMOS漏极接0V电压,NMOS栅极连接预设电压;读取模式,该NMOS漏极连接0V电压,NMOS栅极接电路电压。本发明还公开了一种由上述存储单元组成的存储阵列。本发明还公开了一种OTP,包括:供电电路连接行地址译码电路,存储单元阵列分别连接行地址译码电路、列地址译码电路和高速电流型放大电路;供电电路连接编程使能信号端,行地址译码电路连接读信号端,高速电流型放大电路连接该只读存储器输出端。本发明的存储阵列能节省了50%的阵列面积和33.3%的绕线复杂度。本发明的OTP即能减小版图面积又能增大设计余量。
- 基于串联晶体管型的改进的差分架构OTP存储单元及存储器-201810258795.4
- 张立军;吴澄;王子欧;鲁征浩;陈泽翔;李有忠;刘金陈 - 苏州大学
- 2018-03-27 - 2018-09-11 - G11C17/12
- 本发明公开了一种基于串联晶体管型的改进的差分架构OTP存储单元及存储器,包括呈差分对称结构的第一、第二两管串联型OTP存储单元,第一两管串联型OTP存储单元包括串联的PMOS晶体管MP1和PMOS晶体管MP2,第二两管串联型OTP存储单元包括串联的PMOS晶体管MP3和PMOS晶体管MP4,第一两管串联型OTP存储单元和第二两管串联型OTP存储单元上接源线SL控制电路模块,下接位线BL控制电路模块和灵敏放大电路模块;还包括一跨接在两根字线的公共端以及两根源线的公共端之间的NBTI恢复电路。本发明不仅能够避免采用基准电路带来的不匹配问题,极大地提高读取的稳定性,还能有效改善NBTI效应的影响,极大地增加存储单元的可靠性及存储寿命。
- 用于ROM单元的器件-201310000990.4
- 廖忠志 - 台湾积体电路制造股份有限公司
- 2013-01-04 - 2013-09-25 - G11C17/12
- 本发明公开了一种ROM单元,所述ROM单元包括:形成在存储单元中的晶体管的第一有源区上的第一第一层接触件,形成在第一第一层接触件上的第一第二层接触件,其中第一第二层接触件以第一方向相对于第一第一层接触件偏移。该ROM单元还包括形成在所述存储单元的晶体管的第二有源区上的第二第一层接触件,其中第二第一层接触件与第一第一层接触对准,以及第二第二层接触件形成在第二第一层接触件上,其中第二第二层接触件以第二方向相对于第二第一层接触件偏移,以及其中所述第一方向与所述第二方向相反。本发明还公开了用于ROM单元的器件。
- 一种快速OTP存储数据的写入与读取电路-201310086636.8
- 韩红娟;江猛;严秀萍;曹春鹏 - 苏州华芯微电子股份有限公司
- 2013-03-18 - 2013-09-11 - G11C17/12
- 本发明公开了一种快速OTP存储数据的写入与读取电路,它包括OTP单元数据输入输出端、写入电路和读取电路,所述OTP单元数据输入输出端分别与写入电路和读取电路连接。本发明型结构简洁,烧写稳定,读取速度快,又能保证OTP工作寿命。
- 一种ROM存储器及其版图-201320030505.3
- 于跃;郑坚斌 - 苏州兆芯半导体科技有限公司
- 2013-01-21 - 2013-08-07 - G11C17/12
- 本实用新型公开一种ROM存储器,包括:至少一个MOS管、位线和字线,其中,每个MOS管对应着至少两条位线,而两条或两条以上的位线与MOS管的连接状态可以使MOS管存储两种以上的状态信息。即在ROM存储器面积一定的前提下,通过增加位线区的数目,可以使ROM存储器的一个MOS管可编程的信息大于1比特,相应的降低了1比特信息的存储面积。
- 一种ROM存储器及其版图-201310021444.9
- 于跃;郑坚斌 - 苏州兆芯半导体科技有限公司
- 2013-01-21 - 2013-05-08 - G11C17/12
- 本发明公开一种ROM存储器及其版图,该ROM存储器包括:至少一个MOS管、位线和字线,其中,每个MOS管对应着至少两条位线,而两条或两条以上的位线与MOS管的连接状态可以使MOS管存储两种以上的状态信息。即在ROM存储器面积一定的前提下,通过增加位线区的数目,可以使ROM存储器的一个MOS管可编程的信息大于1比特,相应的降低了1比特信息的存储面积。
- 集成电路内码字的安全存储-200880103154.6
- 马塞尔·佩尔戈姆;马尔腾·韦尔特雷格特;汉斯·保罗·图因侯特 - NXP股份有限公司
- 2008-08-13 - 2010-07-14 - G11C17/12
- 本发明公开了一种用于安全存储码字的集成电路(10)。码字的值依赖于集成电路的至少一个晶体管(TRA、TRB、TRC)的迁移率(μA、μB、μC)。本发明还公开了一种读取装置(15)、一种用于确定来自集成电路(10)的码字的值的方法、以及一种改变码字的值的方法。
- 改进的三维只读存储器-200810183943.7
- 张国飙 - 张国飙
- 2002-09-30 - 2009-08-26 - G11C17/12
- 本发明提出一种改进的三维只读存储器,其地址选择线含有一低掺杂层和一高导电层,该低掺杂层位于该地址选择线底部,该高导电层位于该低掺杂层上方;和一倒U形连接,该倒U形连接从上方和/或侧面与所述高导电层实现欧姆电接触。
- 专利分类