[发明专利]具有串联的双NMOS的集成电路及制备方法

说明书

技术领域

本发明涉及集成电路，具体涉及到一种具有串联的双NMOS的集成电路及制备方法。

背景技术

一些应用中需要串联的两个NMOS来分别禁止两个方向的电流。例如：一种常见应用是锂电池保护电路。图1A是现有技术中串联的双NMOS结构图。图1A中，左边为第一NMOS，右边为第二NMOS，这两个NMOS为串联连接。对于第一NMOS，其源端为S1，耐高压端为Mid，栅极为G1。对于第二NMOS，其源端为S2，耐高压端为Mid，栅极为G2。图1B为图1A的等效电路图。在图1B中，在同一个晶片上，第一NMOS和第二NMOS各占一半的面积，这样实现相同导通电阻的情况，所需晶片面积较大。电池保护等应用中，为了进一步使封装小型化，希望晶片面积越小越好，这样易于采用更小的封装，从而芯片面积更小，对于有限的电池空间中，可以放置更多的电芯材料，有助于增大电池容量。

发明内容

本发明的目的是提供一种串联的双NMOS集成电路及制备方法。

为实现上述目的，本发明提供的串联的双NMOS集成电路及制备方法，实现了在相同导通电阻的情况下，采用更小的封装，使芯片面积更小。

第一方面，本发明提供了一种具有串联的双NMOS集成电路，包括：

至少一个第一NMOS，置于晶圆第一面，具有第一栅极和第一源极；

至少一个第二NMOS，置于晶圆第二面，具有第二栅极和第二源极；

所述至少一个第一NMOS和至少一个第二NMOS在与晶圆表面垂直的纵向上共用N-型半导体衬底的N-区域，所述至少一个第一NMOS的栅极和至少一个第二NMOS的源极的位置彼此对应，所述至少一个第一NMOS的源极和至少一个第二NMOS的栅极的位置彼此对应。

优选地，该集成电路中至少一个第一NMOS的第一栅极和第一源极在晶圆第一面交替设置，所述至少一个第二NMOS的第二栅极和第二源极在晶片第二面交替设置。

优选地，该集成电路中至少一个第一NMOS的第一栅极和至少一个第二NMOS的第二栅极由晶圆内部刻蚀深槽，在所述深槽内淀积填充多晶硅材料形成,至少有一个第一NMOS的第一栅极的末端部分延伸入相邻的两个第二NMOS的第二栅极之间的空间内，至少有一个第二NMOS的第二栅极的末端部分延伸入相邻的两个第一NMOS的第一栅极之间的空间内。

优选地，该集成电路的N-区域是通过在N-型半导体衬底的两个表面注入预定深度的P-而形成，N-型半导体衬底的两个表面分别对应于所述晶圆的第一面和所述晶圆的第二面,形成所述第一栅极和第二栅极的深槽穿过所述N-区域。

优选地,多个串联的双NMOS集成电路构成电池保护电路的用于对充电回路和放电回路进行导通和切断控制的开关组合电路。

第二方面，本发明提供了一种串联的双NMOS制备方法，包括：

对N-型半导体衬底第一面注入P-，形成第一P-阱区；对所述N-型半导体衬底第二面注入P-，形成第二P-阱区；在第一P-阱区和第二P-阱区之间形成有N-区域；

从所述晶圆第一面向晶圆内部刻蚀出深槽，所述深槽贯穿所述N-区域，在所述深槽内壁形成第一栅极氧化层，在深槽内淀积填充多晶硅材料，形成第一栅极；从所述晶圆第二面向晶圆内部刻蚀出深槽，所述深槽贯穿所述N-区域，在所述深槽内壁形成第二栅极氧化层，在沟槽内淀积填充多晶硅材料，形成第二栅极；所述第一栅极和第二栅极错位设置;

对N-型半导体衬底第一面依次进行N+注入和P+注入，构成第一源极；对N-型半导体衬底第二面进行N+注入和P+注入，构成第二源极；所述第一栅极和第二源极的位置彼此对应，所述第一源极和栅极的位置彼此对应；第一源极和第一栅极构成第一NMOS，第二源极和第二栅极构成第二NMOS；

形成N+和P+的接触孔，淀积金属，形成电气连接。

优选地，在晶片第一面交替设置至少一个第一NMOS的第一栅极和第一源极，在晶片第二面交替设置所述至少一个第二NMOS的第二栅极和第二源极。

优选地，形成的至少一个所述第一NMOS的第一栅极的末端部分延伸入相邻的两个第二NMOS的第二栅极之间的空间内，形成的至少一个所述第二NMOS的第二栅极的末端部分延伸入相邻的两个第一NMOS的第一栅极之间的空间内。

优选地，形成第一NMOS的第一栅极和第二NMOS的第二栅极的深槽穿过所述N-区域；其中，晶圆的第一面和晶圆的第二面分别对应于所述N-型半导体衬底的第一面和第二面。