[发明专利]浮栅的制备方法

说明书

技术领域

本发明涉及集成电路器件制造技术领域，具体而言，涉及一种浮栅的制备方法。

背景技术

近年来，高密度闪存在许多领域上的应用已受到很大的关注，因为存储单元尺寸的缩小可大幅减低制造成本。

目前，集成电路器件的浮栅形成有多种方法。其中，一种典型的浮栅制备方法如下：1）在提供半导体衬底，例如硅晶片、硅绝缘体或外延硅片；2）使用高密度等离子体工艺沉积垫氧化硅层和氮化硅层，刻蚀形成沟槽区；填充沟槽区并在氮化硅层表面之上；3）使用化学机械抛光工艺平坦化通过高密度等离子体工艺沉积的氧化硅层，形成沟槽区隔离结构并暴露氮化硅层；4）通过湿法刻蚀工艺选择性地去除氮化硅层，形成从沟槽区底部延伸到垫氧化物层以上的浅沟槽隔离结构；5）去除垫氧化物层和沟槽区中的通过高密度等离子体工艺沉积的氧化硅层的一部分；6）使用光阻材料作为掩膜，通过离子注入形成半导体衬底中的源漏极和沟道区；7）形成隧道氧化物；8）沉积多晶硅材料；9）沉积盖氧化物材料；10）平坦化多晶硅材料，露出浅沟槽隔离结构的顶部；11）使用HF浸渍工艺去除沟槽区中的通过高密度等离子体工艺沉积的氧化硅层的一部分，形成浮栅。

在上述步骤11）中去除沟槽区中的通过高密度等离子体工艺沉积的氧化硅层的一部分通常采用的是湿法蚀刻，这是因为湿法蚀刻是各向同性的蚀刻，之后形成的ONO层（氧化硅-氮化硅-氧化硅层）包裹浮栅的面积较大，使浮栅与后续形成的控制栅之间的耦合率较高。但是其存在如下技术问题：1）如果湿法蚀刻的过程没有控制好，就会直接刻蚀到有源区，造成有源区与后续形成的控制栅之间短路；2）湿法蚀刻后，浮栅与浮栅之间的耦合效应较大，影响半导体器件性能。但是如果采用干法蚀刻（各向异性蚀刻），虽然不存在有源区与后续形成的控制栅之间短路的风险，但是浮栅与浮栅之间的耦合效应会增大并且浮栅与后续形成的控制栅之间的耦合率也较小；而且值得注意的还有干法蚀刻会使得ONO层的电性厚度降低。所以目前亟待解决上述步骤11）中刻蚀存在的上述技术问题。

发明内容

本发明旨在提供一种浮栅的制备方法，以解决现有技术中沟槽区中部分氧化硅层去除过程中存在的有源区与控制栅之间短路的风险或浮栅与后续形成的控制栅之间的耦合率较小的技术问题。

为了实现上述目的，根据本发明的一个方面，提供了一种浮栅的制备方法。该制备方法包括以下步骤：S1，在半导体衬底上形成浅沟槽隔离结构，且浅沟槽隔离结构的上表面高出于半导体衬底上表面第一高度H1；S2，通过离子注入在半导体衬底上形成有源区；S3，在半导体衬底上形成隧道氧化物层；S4，在隧道氧化物层上沉积形成浮栅材料层；S5，平坦化浮栅材料层露出浅沟槽隔离结构的上表面；以及S6，刻蚀去除部分浅沟槽隔离结构，形成浮栅；步骤S6包括：采用湿法刻蚀去除第二高度H2的浅沟槽隔离结构，使得浮栅与后续形成的控制栅之间耦合率较高；然后采用干法刻蚀去除第三高度H3的浅沟槽隔离结构，形成浮栅，其中，H2+H3≤H1。

进一步地，第一高度H1为600~700埃。

进一步地，第二高度H2为250~400埃。

进一步地，步骤S6中的湿法刻蚀包括采用含有氢氟酸的蚀刻液进行蚀刻。

进一步地，步骤S6中的干法刻蚀包括以四氟化碳作为前驱体进行蚀刻。

进一步地，步骤S1包括：在半导体衬底上沉积形成垫氧化物层和氮化层；刻蚀形成沟槽区，并沉积形成氧化硅层填充沟槽区至氮化层之上；平坦化氧化硅层至氮化层；刻蚀去除氮化层和垫氧化层，得到浅沟槽隔离结构。

进一步地，半导体衬底的材质为硅晶片、硅绝缘体或外延硅片。

进一步地，氧化硅层通过高密度等离子体工艺沉积而成。

进一步地，步骤S6之后进一步包括：在浮栅上形成介电层，介电层为氧化硅-氮化硅-氧化硅层。

进一步地，介电层的厚度为140±3埃。

应用本发明的技术方案，在刻蚀去除部分浅沟槽隔离结构时，首先采用湿法刻蚀去除第一深度的浅沟槽隔离结构，然后采用干法刻蚀去除第二深度的所述浅沟槽隔离结构，形成浮栅。这样就同时克服单独用干法刻蚀或独用湿法刻蚀的缺点，还兼备了其两者的优点，这是因为首先采用湿法刻蚀，而湿法蚀刻是各向同性的蚀刻，使ONO层（氧化硅-氮化硅-氧化硅层）包裹浮栅的面积较大，从而使浮栅与后续形成的控制栅之间的耦合率较高；然后采用干法刻蚀，避免了有源区与控制栅之间短路的风险。

附图说明