[发明专利]一种片上系统芯片及相应的监控方法

说明书

技术领域

本发明涉及芯片技术，特别是关于一种片上系统芯片(System On Chip，SOC)及相应的监控方法。

背景技术

随着芯片集成化趋势的发展，越来越多的芯片需要采用内部高速总线(BUS)来交互数据。随着多核化趋势发展以及芯片集成越来越多的功能，芯片内部的高速总线的复杂度也越来越高。而复杂的总线出现问题的概率也越来越高，对于其调试和定位一直是困扰芯片前端设计、EDA/FPGA/Emulator验证以及芯片软件开发、调试的主要问题。

目前，芯片内的高速总线协议一般都是基于多通道处理。例如，ARM(Advanced RISC Machines)公司的AXI(Advanced Extensible Interface)总线具有5个通道，其分为读命令通道(AR)、写命令通道(AW)、写数据通道(W)、读数据返回通道(R)、和写响应返回通道(B)。

图1为现有技术中利用高速总线(BUS)连接主设备(Master)和从设备(Slave)的示意图。如图1所示，主设备11和从设备12之间的高速总线13具有5个通道，即读命令通道(Read Address Channel)14、读数据返回通道(Read Data Channel)15、写命令通道(Write Address Channel)16、写数据通道(Write Data Channel)17、和写响应返回通道(Write Resp Channel)18。其中，主设备11定义为命令和写数据的主动发起方和响应返回的接收方，而从设备12定义为命令的接收方和读数据以及响应的发起方。一般地，处理器作为主设备11，其具有主端口而与高速总线13的主端口连接配合，以主动读取数据；而存储器(memory)作为从设备12，其具有从端口而与高速总线13的从端口连接配合，以供主设备11来读取数据并返回响应。

图2为图1所示的高速总线中每个通道的时序图。如图2所示，每个通道都采用全握手机制，即当ready脉冲没有到来的时候，vaild脉冲就不会撤销，其也不能发出下一个命令。

图3为现有的片上系统芯片SOC(System On Chip)的示意图。如图3所示，片上系统芯片30包括多个主设备(master)31、多个从设备(slave)32、甚至多个高速总线(Bus)33。其中，图3中的表示输出方向的箭头方向表示主设备31的命令输出，而表示输入方向的箭头方向表示从设备32接收命令。每一根箭头方向都对应高速总线的5个通道。如果高速总线的任意节点，例如任意主设备，从设备或者总线的端口中任意一个或者多个通道出现问题，由于高速总线33互联将所有的主设备31和所有从设备32连接在一起，因此所有的主设备31都可以访问所有的从设备32，如果任意节点出现问题，则其会导致出现问题的节点扩展开。也就是说，只要有操作经过出现问题的节点，则该操作就无法完成。因此，只要一个节点出现问题，其就可能影响到整个系统，使整个片上系统芯片出现死锁状态。

当出现死锁状态时，则所有的任务都停止执行。而随着片上系统芯片的规模越来越大，总线互联越来越复杂的情况下，上述问题更加突出。此外，高速总线一般都可以一次性发出多个未完成的命令，而且支持命令乱序返回，因此其也进一步增加了定位出现问题的节点的难度。

目前业界已经开发出高速总线监控技术以解决上述问题。目前已知的总线监控技术其主要原理在于选择记录高速总线节点的所有行为，然后通过组包、压缩后形成数据流，送入片上系统芯片内部的缓存中进行存储，或者通过片上系统芯片的端口送到片外的存储模块以进行存储。该功能业界一般称为追踪(Trace)方法，类似于示波器做信号采样存储，然后事后恢复出来以供调试人员分析。

业界大的芯片公司，一般都采用自行开发总线调试的系统，包括工具链等。但是随着ARM芯片公司的产品的使用越来越广泛，ARM芯片公司定义的Coresight调试组件和系统中逐渐被很多公司使用。ARM芯片公司最近也开发出了对于其最高速的AXI高速总线的调试组件。

图4为现有技术中采用ARM芯片公司的总线调试技术的片上系统芯片的示意图。如图4所示，片上系统芯片40包括ARM处理器核心(ARM core)41、存储器内容直接搬移模块(Direct Memory Access，DMA)42、数字信号处理器核心(DSP core)43、双通道同步动态随机存储控制器(DDR controller)44、内部静态随机存储器(Internal SRAM)45、和其他外围设备(Other Peripheral)46。