[发明专利]数据多级流水算法模块中的RAM分布结构

说明书

技术领域

本发明涉及一种RAM存储器，具体涉及一种应用于数据多级流水处理过程中的RAM存储器。

背景技术

为了提高数字处理系统的效果和性能，可以对原始数据采用多步分级算法处理方式。而在很多情况下包含多级算法的处理流程是“单向流”，即各级算法之间没有反馈或者迭代，后一级算法依赖于前一级算法的运算结果，最终的数据处理结果由最后一级算法产生。

如图1所示，数字处理系统共包括n级算法处理步骤，前一级算法的输出是下一级算法的输入，根据算法设计每一级算法的输入有时还包括原始数据。从图1中可以看出，如果后一级算法需要等待前一级算法将所有原始数据处理完成后再对原始数据进行处理，那么整个数据处理过程所需要的时间将会很大，尤其是当原始数据量较大，算法较为复杂而且分级较多时，这种逐级处理的方式将无法满足实时性要求较高的数字处理系统需求。此时则利用流水算法处理方法来提高系统工作频率实现对数据的高速处理，图2为多级流水算法的示意图，图中Ti为第i级算法启动的时刻，T为算法模块完成一级算法流水的时间周期，即相邻两级算法间启动时刻差的最大值。

从图2可以看出，在T1时刻启动第一级算法，产生可以满足第二级算法所需数据后在T2时刻启动第二级算法，依次下去，在Tn时刻启动第一级算法，所以在Tn以后所有n级算法全部启动，最终实现多级流水算法模块的逐级启动并行处理。由于流水处理中后一级算法不需要等待前一级算法将所有原始数据处理完成后再对原始数据进行处理，所以可以大大减小整个数据处理过程所需要的时间。

又由于原始数据往往是随着时间不断更新的，同时数据算法模块在获得一定的原始数据后才能启动算法模块，所以在数字处理系统的数据多级流水算法硬件实现中，通常采用如图3所示的硬件结构。在数据多级流水算法硬件中，为了减少对DDR的读/写次数和减小对DDR的工作频率的要求，在DDR和数据算法模块间还需要加一级RAM，通过分片设计RAM同时支持多个读/写操作，DDR中存储的原始数据量较大，而RAM存储的数据仅仅是满足数据处理模块中各级算法所需的部分原始数据。图3中，原始数据首先存储到DDR中，然后RAM从DDR中读取所需原始数据，接着数据算法模块从RAM读取数据所需原始数据进行逐级启动并行处理，最后一级算法将处理后的数据送到RAM，RAM在将处理后的数据传送给DDR进行存储，当经过一定的处理时间段后DDR中存储的经过数据算法模块处理的数据满足一定的量后即进行输出。

目前，数据多级流水算法硬件中的RAM采用基于数据独立装载的RAM分布结构，如图4所示。该图中，RAM分为三个部分：第一部分是用于存储从DDR读取的原始数据以供处理模块算法使用的RAM块区；第二部分是用于存储前一级算法处理输出供后一级算法使用的中间处理结果数据的缓存Buffer；第三部分是存储最后一级算法输出数据的RAM₀块区，即用于保存所有数据算法模块对原始数据处理的结果。缓存Buffer由Buffer₁，Buffer₂，…，Buffer_i，…，Buffer_n-1组成，其中Buffer_i用于存储第i级算法提供给第（i+1）级算法使用的运算结果。每一级算法为了存储从DDR读取的原始数据设置有相应RAM块区，图4中块区RAM₁供第一级算法使用，块区RAM₂供第二级算法使用，…，块区RAM_i供第i级算法使用，…，块区RAMn供第n级算法使用。在各级算法的设计中，可能需要同时使用多个相同原始数据或同时输出多个处理后的数据。为实现同时从RAM中读/写多个数据，各级算法对应的RAM块区又被分为多个RAM子片。

RAM子片是可以提供一对读/写接口的数据存储空间。对某级RAM块区来说，其RAM子片的空间大小等于该级算法的时间周期T内与其关联算法进行运算所需原始数据的大小和原始数据更新的大小之和，也就是，不同级算法对应RAM块区中的RAM子片，其空间大小是不同的。对于存储最后一级算法输出结果的RAM₀块区，其RAM子片的空间大小等于最后一级算法的时间周期T内输出数据的大小。