[发明专利]一种功能可配置的数字信号处理单元在审
申请号: | 201210140413.0 | 申请日: | 2012-05-07 |
公开(公告)号: | CN103389903A | 公开(公告)日: | 2013-11-13 |
发明(设计)人: | 史小龙;王新安;雍珊珊;张芳妮;刘彬;张兴 | 申请(专利权)人: | 北京大学深圳研究生院 |
主分类号: | G06F9/445 | 分类号: | G06F9/445 |
代理公司: | 暂无信息 | 代理人: | 暂无信息 |
地址: | 518055 广东省*** | 国省代码: | 广东;44 |
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摘要: | |||
搜索关键词: | 一种 功能 配置 数字信号 处理 单元 | ||
【技术领域】
本发明涉及集成电路技术,特别涉及一种功能可配置的数字信号处理单元。
【背景技术】
在数字信号处理领域算法中,如通信、图像处理等算法中,对于复杂的运算类型如乘法、浮点的需求较多,所以在一些硬件系统中均集成复杂的运算单元来提高数据处理的速度。
如图1所示的结构为一种可重构算子阵列结构100,内部由算术类算子101、逻辑类算子102、移位类算子103、dsp类算子104、多路选择器算子105、控制器算子106、寄存器算子107、存储器算子108组成,各类算子按照类型以列为一组,横向放置不同类别的可重构算子列组,可实现不同规模的可重构算子阵列结构。可重构算子之间通过互连资源实现连接。
其中dsp类算子即为支持复杂运算的单元。支持这些复杂运算的单元的面积较大,当在一些对复杂运算需求较少的应用中,而不能被利用,导致冗余,性能降低。为了提高这类复杂单元的利用率,从而使得在大多数领域均可体现该单元的价值,本专利提出了一种功能可配置的数字信号处理单元,可以支持复杂的乘法运算,还可支持简单的加、减、移位等常用运算。
【发明内容】
本发明的目的在于,针对硬件系统中复杂的处理单元的面积利用率问题提供了一种功能可配置的数字信号处理单元,可以在乘法运算很少或没有的算法应用中,被配置为其他功能,以减少冗余,同时减少了互连消耗,以提高面积利用率。
所述功能可配置数字信号处理单元,包括:配置信息寄存器;输入数据符号处理及位扩展单元;输出数据符号处理及分割单元;操作数分配单元;第一级寄存第二级寄存和输出寄存三组寄存器组;可配置的加法器组和可配置的移位器组。
所述功能可配置数字信号处理单元支持的功能有:无符号加法、有符号加法、减法、无符号累加、有符号累加、累减、无符号乘法、有符号乘法、逻辑移位、算数移位、移位加、移位减。
所述配置信息寄存器用于存储配置信息,控制其他单元的行为,从而实现不同的功能。
所述输入数据符号处理及位扩展单元和输出数据符号处理及分割单元的作用是:输入数据符号处理及位扩展单元对输入数据做高位扩展由n位扩展到2n位,以保证有符号乘、无符号乘、算数移位、逻辑移位的运算精度;输出数据符号处理及分割单元将最后一级加法组的输出拆成两个,以使输入输出数据位宽统一;其符号处理功能在进行有符号加法、减法、有符号累加、累减、有符号乘法、移位加、移位减时有效,对输入数据和输出数据进行补码操作。
所述操作数分配单元为四输入多输出的多位译码器单元,由配置信息做译码控制信号,将三路输入数据译码分配给其后的单元:对于无符号加法、有符号加法、减法、无符号累加、有符号累加、累减、逻辑移位、算数移位、移位加、移位减,将输入数据分配到其后对应的加法组和移位组;对于有符号乘法、无符号乘法,按照第一路输入数据各位是0或1将0或第二路输入数据分配到对应译码输出给第一级的加法组和移位组的各输入。
第一级寄存第二级寄存和输出寄存三组寄存器组可被配置为通过寄存器和直接导通两种模式,以实现乘法可配置为单周期乘法、一级流水线乘法、二级流水线乘法、三级流水线乘法的功能。
所述三级可配置的加法器组均可被配置为实现对应操作数的加法或者直接导通。在功能可配置数字信号处理单元被配置为无符号乘法或有符号乘法功能时,三级加法器组均被配置为执行加法操作,以与其他单元配合完成乘法功能;在功能可配置数字信号处理单元被配置为有符号累加或无符号累加功能、累减功能时,加法组2和加法组3被配置为执行加法操作,加法组1被配置为直接导通;在功能可配置数字信号处理单元被配置为有符号加法或无符号加法、减法、移位加功能、移位减功能时,加法组3被配置为执行加法操作,加法组2和加法组1被配置为直接导通;在功能可配置数字信号处理单元被配置为算术移位和逻辑移位功能时,三组加法组均被配置为直接导通。
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