[发明专利]一种片上自校准高精度带隙基准电路

说明书

技术领域

本发明涉及模拟集成电路设计领域，特别涉及一种片上自校准高精度带隙基准电路，广泛应用在数模混合集成电路中。

背景技术

带隙基准电路在集成电路发展中具有重要作用，它被广泛应用于数模混合集成电路中，它的温度精度和性能直接决定了整体电路的精度和性能，因此提高带隙基准电路的精度十分重要。

参见图1，基准电压源由一路PTAT信号和晶体管BE结电压求和得到，在该基准电源电路中，误差主要来自运放的失调电压σ(Vos)；晶体管之间的匹配误差σ(Vos，Q)；电阻之间的匹配误差σ(DR)；晶体管BE结电压绝对值的分布误差σ(Vbe)；电阻绝对值的分布误差σ(Rsh)。

运放的失调电压误差σ(Vos)可以通过失调电路消除，晶体管之间的匹配误差(Vos，Q)可以通过DEM(Dynamic Element Matching，动态元件匹配)技术消除；而晶体管BE结电压的分布误差σ(Vbe)与工艺有关，在CMOS工艺中，Vbe随工艺参数而变化，如下式所示：

Vbe=kTq1nIcIskTq1nΔVbeR×Is---(1)]]>

其中电阻R多采用多晶硅电阻，多晶硅电阻R的变化范围为80％-120％，晶体管反向饱和电流Is变化范围为70％-130％，由晶体管BE结电压Vbe引入的误差，会严重影响基准电压源的精度。

发明人在实现本发明的过程中，发现上述现有技术至少存在以下缺点和不足：

目前常用的片上校准电路中，多是对多晶硅电阻进行校正，而鲜见对晶体管反向饱和电流Is进行校正，目前对晶体管反向饱和电流Is进行校正的技术局限于工艺校正，工艺上对晶体管反向饱和电流Is进行校正，增加了工艺难度以及显著增加工艺成本。

发明内容

本发明提供了一种片上自校准高精度带隙基准电路，本发明实现了对多晶硅电阻和晶体管反向饱和电流I s的校正，降低了工艺难度和工艺成本，避免了对基准电压源精度的影响，详见下文描述：

一种片上自校准高精度带隙基准电路，所述电路包括：电流源、第一可编程电流源、第二可编程电流源、数字逻辑电路、比较器、片外参考电阻、片内多晶硅电阻和阱电阻，

所述电流源的一端与所述片外参考电阻的一端相连，所述片外参考电阻的另一端接地，所述电流源的另一端接电源；所述第一可编程电流源的一端分别与所述片内多晶硅电阻的一端和所述数字逻辑电路相连，所述片内多晶硅电阻的另一端接地，所述第一可编程电流源的另一端接所述电源，所述片内多晶硅电阻的一端和所述比较器的正极性端相连；所述第二可编程电流源的一端分别与所述阱电阻的一端和所述数字逻辑电路相连，所述阱电阻的另一端接地，所述第二可编程电流源的另一端接所述电源，所述阱电阻的一端和所述比较器的正极性端相连；所述参考电平和所述比较器的负极性端相连；所述比较器的输出端和所述数字逻辑电路相连；所述数字逻辑电路输出校准码，其中，所述数字逻辑电路具体为逐次逼近数字逻辑电路。

所述比较器包括：第一比较器和第二比较器，

所述片内多晶硅电阻的一端和所述第一比较器的正极性端相连，所述阱电阻的一端和所述第二比较器的正极性端相连，所述参考电平分别与所述第一比较器的负极性端和所述第二比较器的负极性端相连，所述第一比较器的输出端和所述第二比较器的输出端分别与所述数字逻辑电路相连。

所述片外参考电阻具体为外部精准电阻，所述外部精准电阻的精度达到0.2％以上。