[发明专利]用于源同步数据传输的二维数据眼图定心

说明书

发明背景

1.技术领域

本发明涉及源同步数据传输，更具体地，其涉及用于使源同步数据传输最优化的方法和装置。

2.背景技术

与普通时钟数据传输方案相比，源同步数据传输方案已经被用来提高数据传输速率。虽然普通时钟数据传输方案为处于数据传输的发送端和接收端上的设备使用普通时钟信号，但在源同步数据传输方案中，发送设备为一个或多个选通信号提供正在传输的数据。接收设备使用该选通信号来采样输入数据。

为了最大化数据传输，由选通信号确定的采样点应当位于数据时间周期的中心。这提供二分之一数据周期的建立容限和二分之一数据周期的保持容限。选通信号可通过发送设备或通过接收设备定中心。

例如，当数据从双倍数据速率(DDR)存储设备中被读取时，该存储设备使用源同步传输。参考图2A，单终结(single ended)数据选通信号(DQS)110与将被定时的数据(DQ)120一同被发送到存储控制器。DQS信号110与DQ信号120对于读周期来说是边沿对齐的，而两者对于写周期来说是中心对齐的。DQS信号110必须相对于DQ信号120被延迟，以便在数据DQ 120有效并且平稳时对其进行捕获。例如，为了使用DQS信号110在触发器中捕获数据120，该DQS信号120需要相对于数据120被延迟(延迟的DQS 130)，以便满足触发器的数据建立和保持时间要求。

参考图6，理想地，DQ数据信号应该在具有周期T的数据周期T期间在时刻t1处被存储控制器检测。时刻t1相应于数据周期的中心并且其为数据转换周期之间的数据检测提供最大的时序容限1/2T。当在数据周期中心发生DQS转换时，该理想的最优延迟值已经被找到。图6说明数据信号和时钟选通信号之间的这种理想关系。

被这样传输以致理想地关于延迟的DQS信号130对齐的DQ数据信号120可能相对于所述延迟的DQS信号130较早或较晚到达接收设备。在某些情况中，由于DQ与DQS路径的不匹配，最佳的DQ数据接收时刻可能位于数据周期内不同于中心的一点上。

此外，由于存储控制器接收器电路和板时滞效应，为使每个DQS提供最大捕获容限的最佳延迟并非一定在数据周期的中心。当DQS信号和DQ数据信号从DDR SDRAM传播到存储控制器时，板布局可能会引起这两个信号之间的不希望的时序错位。

另外，通过总线传输的数据的损坏不仅由于静态特性，还由于数据依从现象，例如残余信号和交叉耦合信号。总线上的残余信号是由于相同信道上的以往的传输，并且其趋于降低信道上从一个采样间隔到下一个采样间隔的电压和时序容限。交叉耦合信号是由于相邻信道上信号的电感耦合，而不是由于相同信道上的以往的信号。交叉耦合信号也趋于降低信道上从一个采样间隔到下一个采样间隔的电压和时序容限。在此使用的电压容限是指在满足像针对DDR II的JEDECSSTL_1.8这类的电子总线规范的要求时DQ和DQS信号的信号完整性。

图7A为说明现有技术的接收器10的方块图。输入接收器110具有一个接收信号VREF 105的参考电势输入端子，该信号VREF 105用作确定输入信号是高电平信号还是低电平信号的参考。典型接收器使用具有设定在高输入电压(VIH)和低输入电压(VIL)中间的VREF信号的比较器。该VREF信号是高阻抗DC电压参考，随着时间推移其不精确地跟踪电源，但其不能对瞬时噪声做出响应。通常，高输出电压(VOH)和低输出电压(VOL)表示从传输源出现的信号，而VIL和VIH表示到达接收设备输入端的信号，虽然它们可以被认为是相同的信号。

VREF信号105被耦接到每个内部接收器110。通常使用分压器电阻器网络从设备电源(未示出)生成VREF。图7B是说明相对于高参考电压(VREFh)和低参考电压(VREF1)的示例信号的时序图125。该VREFh和VREFl值典型地依赖用以产生VREF信号的电源的变化。大的电压摆幅、即高电压信号(VIH)和低电压信号(VIL)之间的差值、以及高于和低于VREF信号的稳定的信号电平是可靠地检测信号极性所需要的。当前的单终结信令技术的电压摆幅通常为0.8v左右。

附图说明

图1A说明适合与本发明一个实施例一同使用的计算机系统的方决图；

图1B说明适合与本发明一个实施例一同使用的多处理器计算机系统的方块图；

图2A说明根据本发明一个实施例包含DQS、DQ以及延迟的DQS信号的时序图；

图2B说明根据本发明一个实施例的相对于数据眼图形状的最优延迟；