[发明专利]多比特数模转换器和三角积分模数转换器

说明书

技术领域

本发明涉及一种多比特数模转换器以及涉及一种采用这种多比特数模转换器的三角积分(delta-sigma)模数转换器。

背景技术

三角积分模数转换器(ADC)是众所周知的，并且经常使用在高分辨率应用中，因为与其它ADC实现相比，减少了复杂的抗混叠滤波器的需求，减少了微分非线性误差，并且更加稳健。通过用精确度换取速度，三角积分ADC实现对模拟元件缺陷具有高容限的高性能。三角积分ADC经常作为低频到中频、高分辨率应用最好的选择。

使用单比特或多比特反馈系统能够实现三角积分ADC。当需要中等分辨率时，单比特反馈系统是经常使用的，并且在使用ADC的系统的主时钟为低抖动。具有多比特反馈系统的三角积分ADC比那些具有单比特反馈系统的三角积分ADC提供更高的信噪比(SNR)、对抖动更低的敏感性以及许多情况下更低的功率消耗。然而，这种系统需要包括多个DAC元件的多比特反馈数模转换器(DAC)。例如，一个3比特DAC可以包括七个以电流或电压源形式的元件(一个用于七个可能的非零二进制输入值中的每一个)，可以选择所述元件生成表示二进制输入值的输出电压或电流。

作为制造公差等的结果，这种反馈DAC可能经历元件之间的“失配”，这意味着构成元件的部件的值是不同的。元件之间的这种失配在ADC的输出中引入谐波失真，且提高了ADC的噪声基底，从而减少了其动态范围和SNR且增加了其总谐波失真(THD)。

已经发展了技术来解决这个问题，一组这种技术是已知的，统称为动态元件匹配(DEM)。在随机DEM技术的一个示例中，每个时钟周期中，任意选择反馈DAC的元件来处理DAC输入。确定DEM技术的一个示例是数据加权平均(DWA)。在这种技术中，使用算法在每个时钟周期选择反馈DAC的不同元件以处理DAC输入。例如，在3比特DAC中，在第一时钟周期输入可以具有二进制值011，需要激活DAC的3个元件以生成需要的输出电流或电压。在第二时钟周期中，例如输入改变为001，仅需要激活DAC的1个元件以生成需要的输出电流或电压。在这个示例中，为第一时钟周期激活的元件可以为第二时钟周期去激活，且为第二时钟周期激活不同的元件以生成需要的输出电压或电流，因而避免了为第一时钟周期激活的元件的立即再次使用。通过这种方式，失配的影响不能集中于ADC频谱的单一部分，而是扩展在更宽的频率范围中，从而改善ADC的SNR且减少其THD。

在一些应用中，例如高质量音频，大多数时间内三角积分ADC的输入信号具有非常低的幅值，使得仅需要一个反馈DAC元件处理输入。原则上对这种信号不经历元件失配，且因此存在低谐波失真。然而，在使用DEM算法时，DEM算法在每个时钟周期选择不同的反馈DAC元件，因此将包括开关噪声的附加噪声引入到ADC中，这又导致ADC的SNR降低。

发明内容

根据本发明的第一方面，提供一种多比特三角积分模数(ADC)转换器，包括：多比特反馈数模转换器(DAC)，其具有多比特输入端和用于处理输入至所述反馈DAC的信号的多个元件；选择器，用于基于输入至所述反馈DAC的信号来选择所述多个DAC元件的一个或多个元件以处理输入信号；以及控制装置，用于控制所述选择器，使得如果输入至所述反馈DAC的信号持续预定时间段低于预定电平，则所述选择器用于选择仅一个所述DAC元件来处理所述输入信号。

当所述输入信号电平低于预定电平时，使得仅需要一个反馈DAC元件将输入数字信号转换为模拟输出信号。当这种情况持续预定时间段时，选择仅单个反馈DAC元件来处理所述输入信号，并且不会发生失配，因为只要其保持低于阈值电平，同一元件用于处理即将到来的信号。因此，减少了谐波失真和噪声，且增加了ADC的SNR。

选择器可以被配置为接收所述输入信号和输出控制信号至第一锁存器，所述第一锁存器被配置为激活所述反馈DAC的所选择元件来处理所述输入信号。

多比特三角积分ADC可以还包括第二锁存器，所述第二锁存器具有连接至所述选择器输出端的输入端和连接至所述选择器输入端的输出端，其中所述选择器被配置为生成指向在处理随后输入信号时使用的所述反馈DAC元件的指针，并且输出所生成的指针至所述第二锁存器，使得当所述反馈DAC接收所述随后输入信号时，所述指针通过所述第二锁存器输出至所述选择器，以由所述选择器用以生成用于所述第一锁存器的所述控制信号。

控制装置可以包括接收所述输入信号的阈值单元，所述阈值单元被配置为将所述输入信号的所述值与预定阈值进行比较，且如果所述输入信号的所述值持续预定时间段低于所述阈值，则输出标志。