[发明专利]具有错误锁定纠正机制的计数器控制型延迟锁相环电路

说明书

技术领域

本发明涉及一种数字延迟锁相环电路，特别涉及一种具有错误锁定纠正机制的计数器控制型延迟锁相环电路。

背景技术

锁相环(PLL)和延迟锁相环(DLL)广泛应用于大规模集成电路中，用来解决时钟偏斜问题，对时钟信号进行延时调整。与PLL相比，DLL有更多的优点，它是一阶系统，稳定性好，具有更短的锁定时间，设计简单，没有抖动累积等，所以目前DLL已逐渐成为时钟信号进行延时调整的主流电路。

DLL可以分为模拟DLL，数字DLL和混合模式DLL。模拟DLL和混合模式DLL的抗时钟抖动性和抗时钟偏斜性比较好，但这也限制了频带范围。另外，模拟DLL需要更长的锁定时间以及更大的芯片面积，模拟电路的敏感性也使得它在不同工艺条件下的移植更困难，并且模拟电路的设计复杂度也较大。而数字DLL的优点是锁定时间较短，设计较简单，容易在不同工艺下移植，但是由于有量化误差，它的抗抖动性不如模拟DLL好。

数字DLL可以大致分为四类：1）寄存器控制DLL；它的锁定时间和延时单元的数量随着控制位数的数量增加而增加。2）计数器控制DLL；它用计数器代替了第一类中的寄存器，从而减少了控制器的硬件，但是它的锁定时间和所需延时单元个数与第一类相似。3）逐次逼近型DLL；逐次逼近型DLL可以通过二进制搜索算法缩短锁定时间，但它的频率范围比较窄。4）时间数位转换型DLL。时间数位转换型DLL的锁定时间是所有数字DLL中最短的，但是它需要较大的芯片面积以及功耗，尤其是在宽频带条件下。寄存器控制DLL的锁定时间和延时单元的数量随着控制位数的数量增加而增加，而计数器控制DLL则用计数器代替了寄存器，传统的计数器控制DLL和寄存器控制DLL的频率范围比较广，但其锁定时间比较长，并且PVT变化比较大时会出现误锁现象。

为了满足不同应用中的多样特性，DLL必须具有较大的频率范围，较多的时钟相位输出，并且要避免出现错误锁定现象。

传统的计数器控制DLL如图1所示，它包括数字延迟线、鉴相器和加/减计数器3个主要模块。数字延迟线由N（N为自然数）个相同的延时单元组成，每个延时单元由计数器的输出信号控制，鉴相器比较输入时钟信号CLK和延时后的输出时钟信号CK_N的相位，根据比较结果控制加/减计数器，从而调节数字延迟线的延时时间，最终使得延时时间为一个时钟周期。

图2所示为传统计数器控制DLL错误锁定波形产生机理。CLK为输入时钟信号，CK₁为经过一次延时的时钟信号，CK₂为经过两次延时的时钟信号，以此类推，CK_N为经过N次延时的时钟信号。当CK_N的延时还未到或已超过一个时钟周期时，再由加/减计数器输出的控制信号来增加或减少一次延时单元的延时，并完成锁定。由于锁定过程没有一个检测机制，只单独比较输入信号CLK与最终的延时输出信号CK_N的相位情况，这就不能够确定完成锁定时CK_N的延时是否在满足锁定条件的范围中，因此就有可能形成错误锁定。

发明内容

本发明是针对传统数字延迟锁相环电路适用频率较窄，容易出现误锁的问题，提出了一种具有错误锁定纠正机制的计数器控制型数字延迟锁相环电路，更改了传统的电路结构，获得了较宽频率范围，避免了误锁现象，并且提供了多相位时钟输出。

按照本发明提供的技术方案，所述具有错误锁定纠正机制的计数器控制型延迟锁相环电路，包括：数字延迟线、鉴相器、加/减计数器、时钟相位运算电路；所述数字延迟线的输入为输入参考时钟信号CLK，输出为延时后的时钟信号；所述数字延迟线由n+3个相同的延时单元组成，其中n为正整数；输入参考时钟信号CLK分别接入数字延迟线与鉴相器，数字延迟线的输出连入鉴相器以及时钟相位运算电路，鉴相器的输出连接到加/减计数器的输入，加/减计数器的输出连入数字延迟线；每个延时单元由加/减计数器的输出信号控制，鉴相器比较输入参考时钟信号CLK和延时后的时钟信号的相位，根据比较结果控制加/减计数器；所述时钟相位运算电路选择延时单元输出的延时时钟信号进行处理，输出最终所需的时钟信号；