[发明专利]数据处理设备和图像形成设备无效
申请号: | 201210016672.2 | 申请日: | 2012-01-18 |
公开(公告)号: | CN102841866A | 公开(公告)日: | 2012-12-26 |
发明(设计)人: | 菊田将克;刘浜辉;畠直志;笠原俊介;林辉威;山本博朗;川下昌和;山崎英树;板东义文;村田裕治;池田真步;酒卷匡正 | 申请(专利权)人: | 富士施乐株式会社 |
主分类号: | G06F13/16 | 分类号: | G06F13/16 |
代理公司: | 北京天昊联合知识产权代理有限公司 11112 | 代理人: | 顾红霞;龙涛峰 |
地址: | 日本*** | 国省代码: | 日本;JP |
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摘要: | |||
搜索关键词: | 数据处理 设备 图像 形成 | ||
技术领域
本发明涉及数据处理设备和图像形成设备。
背景技术
在数据处理设备中,当输入电力(通电)时,硬件被初始化,随后,操作系统(OS)和应用程序(程序)被加载(写入)到主存储器中。在程序计数器(PC)中对存储有待执行程序的开始地址的主存储器上的地址进行设定。结果,数据处理设备成为可运行状态。
JP-2005-010897-A披露了这样一种计算机系统:通过存储在非易失性存储器单元中的主存储器映像对系统进行启动。非易失性存储器单元构成主存储器装置的一部分。当对于主存储器映像的预定宽度的每个区域应用系统之后首次发生写入访问时,该区域的数据被复制到构成主存储器装置的另一部分的可读写主存储器单元以便在复制件上写入,随后对于完成复制的主存储器映像区域的访问被切换成对复制件的访问。
JP-2010-026674-A披露了这样一种半导体集成电路:该半导体集成电路使用不限制重写次数的非易失性存储器作为操作数据存储区域。半导体集成电路包括CPU,CPU针对多个数据执行预定运算,所述多个数据被存储在由堆栈指针指定的地址中并且存储在非易失性存储器中继指定地址之后的预定数量的多个地址中。CPU将预定运算的运算结果存储在由堆栈指针所指定的地址中。并且,当CPU的电源被关断时,在CPU的电源被关断时的周期中堆栈指针的值首先被存储在非易失性存储器中的预定地址中,随后CPU的电源被关断。
然而,当断电状态被切换到通电状态时,数据处理设备需要立即返回到在被切换到断电状态之前所处的状态并且以在被切换到断电状态之前所处的状态继续处理信息。
发明内容
本发明提供这样一种数据处理设备:当电源被切换到通电状态时,通过返回到恰好在被切换到断电状态之前所处的状态,使所述数据处理设备能够以恰好在被切换到断电状态之前所处的状态继续处理信息。
(1)根据本发明的方案,一种数据处理设备包括运算单元、可读写易失性寄存器、可读写非易失性存储器、第一写入单元、第二写入单元和写回单元。所述运算单元执行算术运算和逻辑运算。所述可读写易失性寄存器存储在由运算单元执行的运算中使用的数据。所述可读写非易失性存储器与所述易失性寄存器并行地存储数据。存储在所述非易失性存储器中的数据为存储在易失性寄存器中的数据。所述第一写入单元将数据写入易失性寄存器中。每当数据被写入易失性寄存器中时,所述第二写入单元与所述第一写入单元并行地将数据写入非易失性存储器中。当数据处理设备的电源接通时,写回单元将存储在非易失性存储器中的数据写回到易失性寄存器中。
(2)数据处理设备还包括数据传输总线。数据传输总线位于非易失性存储器和易失性寄存器之间。写回单元通过所述数据传输总线将存储在非易失性存储器中的数据写回到易失性寄存器中。
(3)在数据处理设备中,除了存储在运算单元所执行的运算中使用的数据之外,非易失性存储器存储用于使数据处理设备复位的复位向量。数据处理设备还包括指定单元,所述指定单元指定将数据和复位向量中的哪一个写回到易失性寄存器中。写回单元将由所述指定单元所指定的数据和复位向量中的任一个写回到易失性寄存器中。
(4)数据处理设备还包括非易失性复位向量存储器、指定单元和切换单元。所述非易失性复位向量存储器存储用于使数据处理设备复位的复位向量。所述指定单元指定将数据和复位向量中的哪一个写回到易失性寄存器中。切换单元将连接切换到由指定单元所指定的存储数据的非易失性存储器和存储复位向量的非易失性复位向量存储器中的任一个。写回单元将数据和复位向量中的任一个从所述切换单元将连接切换到的非易失性存储器和非易失性复位向量存储器写回到易失性寄存器。
(5)数据处理设备还包括非易失性主存储器。非易失性主存储器存储至少用于控制数据处理设备的操作的程序。
(6)在数据处理设备中,非易失性存储器为MRAM、FeRAM、PRAM和ReRAM中的任一个。
(7)在数据处理设备中,非易失性主存储器为MRAM、FeRAM、PRAM和ReRAM中的任一个。
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