[实用新型]一种抗干扰滤波器

说明书

技术领域

本实用新型涉及一种抗干扰滤波器。

背景技术

现有的抗干扰滤波器在有干扰信号输入时，无法实现将干扰脉冲完全清除，即无法保证输出信号的完整性。如何解决这一问题，是本领域的技术难题。

实用新型内容

本实用新型要解决的技术问题是提供一种结构简单、能够实现将干扰脉冲完全清除的抗干扰滤波器。

为解决上述技术问题，本实用新型提供的抗干扰滤波器，其特点是包括：第一、第二和第三触发器U1、U2和U3，或运算单元U6，与非运算单元U7，带置位清零功能的正边沿触发型D触发器U4和时钟脉冲发生器U5；第一触发器U1的D端为信号输入端Input，第一触发器U1的Q端与第二触发器U1的D端相连，第二触发器U1的Q端与第三触发器U1的D端相连；第一、第二和第三触发器U1、U2和U3的Q端分别与或运算单元U6的三个信号输入端相连，第一、第二和第三触发器U1、U2和U3的Q端还分别与与非运算单元U7的三个信号输入端相连，或运算单元U6和与非运算单元U7的信号输出端分别与所述D触发器U4的CD端和SD端相连，所述D触发器U4的Q端为抗干扰滤波器的信号输出端Input；时钟脉冲发生器U5的时钟脉冲输出端与所述第一、第二和第三触发器U1、U2和U3的CLK端相连。

本实用新型具有的技术效果：本实用新型的抗干扰滤波器在有干扰信号输入时，电路工作时序如图3所示，图中干扰脉冲1、3会被滤波，但会增加一定的输出信号延时；干扰脉冲2同样会被滤波，且不会增加输出信号延时。从图中可以看出，叠加在输入信号Input中的干扰脉冲1、2、3经过三重点采样抗干扰滤后被完全清除，且保证了输出信号Out put的完整性。

附图说明

为了使本实用新型的内容更容易被清楚的理解，下面根据的具体实施例并结合附图，对本实用新型作进一步详细的说明，其中

图1实施例中的抗干扰滤波器的电路框图；

图2为实施例中的电压、电流采样电路的原理图；

图3为实施例中的第一单片机和射频发射电路的原理图。

具体实施方式

下面结合附图及实施例对本实用新型进行详细说明：

本实施例的抗干扰滤波器包括：第一、第二和第三触发器U1、U2和U3，或运算单元U6，与非运算单元U7，带置位清零功能的正边沿触发型D触发器U4和时钟脉冲发生器U5；第一触发器U1的D端为信号输入端Input，第一触发器U1的Q端与第二触发器U1的D端相连，第二触发器U1的Q端与第三触发器U1的D端相连；第一、第二和第三触发器U1、U2和U3的Q端分别与或运算单元U6的三个信号输入端相连，第一、第二和第三触发器U1、U2和U3的Q端还分别与与非运算单元U7的三个信号输入端相连，或运算单元U6和与非运算单元U7的信号输出端分别与所述D触发器U4的CD端和SD端相连，所述D触发器U4的Q端为抗干扰滤波器的信号输出端Input；时钟脉冲发生器U5的时钟脉冲输出端与所述第一、第二和第三触发器U1、U2和U3的CLK端相连。

如图1，输入信号Input经过第一、第二和第三触发器U1、U2和U3锁存后，分别产生信号Signa11、Signa12、Signa13；或运算单元U6对信号Signa11、Signa12、Signa13或运算，所述D触发器U4的CD端产生CD信号，当信号Signa11、Signa12、Signa13均为0时，CD＝0，清U4输出Out put＝0；与非运算单元U7对所述信号Signa11、Signa12、Signa13与非运算，产生SD信号，当信号Signa11、Signa12、Signa13均为1时，SD＝0，置锁存器U4输出Output＝1。

本实施例的抗干扰滤波器的电路工作时序如图2所示，时钟脉冲发生器U5为第一、第二和第三触发器U1、U2和U3提供时钟脉冲，调节时钟脉冲发生器U5脉冲宽度Clock可调节滤波性能，Clock脉冲越宽，滤波能力越强，但Clock脉冲必须＜Input/3。为了防止滤掉正常Input信号，应选择Clock脉冲＜＝Input/6。

有干扰信号输入时，电路工作时序如图3所示，图中干扰脉冲1、3会被滤波，但会增加一定的输出信号延时；干扰脉冲2同样会被滤波，且不会增加输出信号延时。从图中可以看出，叠加在输入信号Input中的干扰脉冲1、2、3经过三重点采样抗干扰滤后被完全清除，且保证了输出信号Output的完整性。

显然，上述实施例仅仅是为清楚地说明本实用新型所作的举例，而并非是对本实用新型的实施方式的限定。对于所属领域的普通技术人员来说，在上述说明的基础上还可以做出其它不同形式的变化或变动。这里无需也无法对所有的实施方式予以穷举。而这些属于本实用新型的精神所引伸出的显而易见的变化或变动仍处于本实用新型的保护范围之中。