[发明专利]消除刻蚀阻挡层损伤方法及应力记忆技术实现方法

说明书

技术领域

本发明涉及半导体集成电路SMT技术领域，尤其涉及一种消除应力记忆技术刻蚀阻挡层损伤方法及应力记忆技术实现方法。

背景技术

随着CMOS集成电路制造技术的发展，集成电路的特征尺寸不断减小；同时，为了不对MOS器件造成损害，集成电路的工作电压也相应地不断减小。为了保证集成电路在较小的工作电压下能保持较好的性能，目前通常采用的办法是提高载流子的迁移率。这是因为在栅电极的电压控制下，载流子的迁移率会影响可在掺杂半导体沟道中流动(作为电子或空穴)的电流或电荷量；并且还会影响晶体管的开关速度及转换速度。

提高载流子的迁移率的方法通常是将应力施加于晶体管上，从而引起晶格应变，以提高载流子的迁移率。其中，在纵向方向(即在电流方向)上施加的应力称为张应力，张应力可以提高电子迁移率；在横向方向(即垂直电流方向)上施加的应力称为压应力，压应力可以提高空穴迁移率。

一种提供这种应力的方式被称为应力记忆技术(SMT，Stress Memory Technique)，这种方式通过在沟道区上方施加固有应变的材料(例如氮化硅)，并进行退火，从而使应力被记忆在例如栅极多晶硅或扩散区中；然后再去除应变材料。

然而SMT只能提高NMOS晶体管的迁移率，不能提高PMOS晶体管的迁移率，并且会对PMOS晶体管的性能造成衰退影响。而NMOS晶体管与PMOS晶体管通常是制备在同一半导体衬底上的，而且氮化硅通常是采用化学气相沉积(CVD，Chemical Vapor Deposition)法制备的，因此，在NMOS晶体管上制备氮化硅时，PMOS晶体管上也会相应地形成氮化硅。为了防止氮化硅对PMOS晶体管的性能造成影响，在退火前，形成于PMOS晶体管上的氮化硅通常需要去除，而只保留NMOS晶体管上的氮化硅。

目前通常采用刻蚀的方法去除PMOS晶体管上的氮化硅，然而由于器件的特征尺寸不断减小，器件密集区域(dense area)与器件稀疏区域(ISO area)沉积的氮化硅的厚度不一致，导致在经过刻蚀后，PMOS晶体管上可能还会有氮化硅残留，残留的氮化硅会对PMOS晶体管的性能造成影响。

为了完全去除PMOS晶体管上的氮化硅，目前通常在NMOS晶体管及PMOS晶体管上先制备一层薄的氧化物，如氧化硅；再在NMOS晶体管及PMOS晶体管上沉积氮化硅；之后再刻蚀掉PMOS晶体管上的氮化硅。该氧化物作为刻蚀阻挡层，使得在进行氮化硅刻蚀时，保证PMOS晶体管上的氮化硅被完全刻蚀掉，而停在刻蚀阻挡层上。并且该氧化物能将氮化硅产生的应力传给NMOS晶体管，从而使得NMOS晶体管的迁移率能正常提高。

然而由于氧化硅的厚度很薄，通常只有110埃，并且氮化硅与氧化硅的刻蚀选择比通常为5左右，从而使得氧化硅极易在刻蚀氮化硅的过程中受到损坏，并进一步使其下面的有源区被刻蚀，从而引起穿通效应，造成器件性能衰退。请参考图1至图2，其中，图1为现有的制备了刻蚀阻挡层及氮化硅的PMOS晶体管结构示意图，图2为氮化硅刻蚀对刻蚀阻挡层造成的损坏的示意图，如图1至图2所示，PMOS晶体管制备在衬底100上，且其栅极下制备了栅氧化层101，PMOS晶体管的栅区以及源区和漏区上制备了氧化硅层102，氧化硅层102上制备了氮化硅层103，其中所述氧化硅层102的厚度为110埃；在将所述氮化硅层103刻蚀的过程中，会对所述氧化硅层102造成损伤，使得所述氧化硅层102被部分刻蚀掉(图2中用圆圈标识的部分)，并可能进一步刻蚀掉所述氧化硅层102下面的有源区，从而引起穿通效应，造成器件性能衰退。

因此，如何确保在SMT工艺中刻蚀PMOS晶体管上的氮化硅层，而不对刻蚀阻挡层造成损伤，成为目前业界亟需解决的技术问题。

发明内容

本发明的目的在于提供一种消除应力记忆技术刻蚀阻挡层损伤方法及应力记忆技术实现方法，以解决现有的SMT工艺采用氧化硅作为刻蚀阻挡层，由于氮化硅与氧化硅的刻蚀选择比较小，并且氧化硅的厚度很薄，从而使得在刻蚀PMOS晶体管上的氮化硅时极易将氧化硅也刻蚀掉，并进一步对氧化硅下的有源区造成损伤，引起器件穿通效应的问题。

为解决上述问题，本发明提出一种消除应力记忆技术刻蚀阻挡层刻蚀损伤的方法，该方法采用无定形碳化物作为刻蚀阻挡层。

可选的，所述无定形碳化物包含碳元素及氢元素。

可选的，所述无定形碳化物中的氢元素的质量百分比小于10％。

可选的，所述无定形碳化物的厚度为50埃～100埃。