[发明专利]SDRAM存储器结构及数据读写方法

说明书

技术领域

本发明涉及一种存储器结构，尤其是一种SDRAM存储器结构。本发明还涉及一种SDRAM存储器的数据读写方法。

背景技术

SDRAM(synchronous dynamic random access memory)同步动态随机访问存储器，传统上，动态随机访问存储(DRAM)是有一个异步接口的，这样它可以随时响应控制输入的变化。而SDRAM有一个同步接口，在响应控制输入前会等待一个时钟信号，这样就能和计算机的系统总线同步。时钟被用来驱动一个有限状态机，对进入的指令进行流水线操作。这使得SDRAM与没有一个同步接口的异步DRAM(asynchronous DRAM)相比，可以有一个更复杂的操作模式。

随着存储技术的发展，SDRAM因为其在容量方面和访问速度方面的优势，越来越被广泛的应用于手持终端方案设计中。目前的方案中通常SDRAM作为数据存储空间或者程序存储空间，访问SDRAM空间的是单一宿主，例如CPU，或者直接内存存取单元(Direct Memory Access，DMA)。单一宿主通过单一总线访问SDRAM控制器，由SDRAM控制器将总线时序翻译成SDRAM存储器的访问时序。这种方案的主要问题是只允许单一宿主，单一总线访问。如果其他宿主需要访问SDRAM空间的数据，则先需要向SDRAM的控制宿主发起请求，由SDRAM的控制宿主访问SDRAM空间，然后再将数据转发给需要访问SDRAM空间的其他宿主。这种方案的缺点是只能由单一宿主访问，效率低下，访问带宽大大降低。

图1所示为SDRAM的写时序，图2所示为SDRAM的读时序。图1和图2中各信号表示为：

Clk：sdram时钟信号；

Clke：时钟使能信号；

Cs#：片选信号；

RAS#：行地址选择信号；

CAS#：列地址选择信号；

WE#：读写控制信号；

A11，A10-A0：地址线；

DQM：数据屏蔽信号；

DQ：数据线。

图3中各信号表示为：

Hclk：总线时钟；

Hselx：总线从模块选择信号；

Htrans：总选传输类型信号；

Haddr：总线地址；

Hwrite：总线写信号；

Hsize：总线传输大小信号；

Hburst：总线传输模式信号；

Hwdata：总线写数据；

Hready：总线传输准备就绪标识；

Hresp：总线响应信号；

Hrdata：总线读数据。

通常SDRAM的读写时序是由SDRAM controller(SDRAM控制器)来完成的。SDRAM controller主要是完成了从其他总线(例如AMBA总线，fishbone总线，AMBA总线时序如图3所示)向SDRAM访问时序的转换。通常宿主访问SDRAM时，宿主会向总线发起一次读或者写命令，总线接收到该命令后，向SDRAM controller发起读写请求，SDRAM控制器接着将命令转译成SDRAM的时序，去访问SDRAM，执行读或者写动作。如果期间数据没有准备好，则会返回一个数据未准备好的标志，以提示访问宿主动作还未完成，需要继续等待。当访问宿主的访问动作完成后总线释放。这是传统的方案的设计方法，如图4所示。从这个传统方案上看，由于SDRAM的输入接口只有一个，所以的对SDRAM的访问都只能通过该接口进行。而这个接口又是挂在AHB总线上，AHB总线的结构如图5所示，因此要访问SDRAM，必须先得通过AHB总线，而且需要宿主是AHB总线的宿主，例如CPU，DMA等等。在设计中如果需要访问SDRAM，则只有两种方法，一种是将要访问的模块设计成AHB宿主挂在AHB总线上。第二种方法是将该模块设计成从模块，挂在AHB总线上，当需要访问SDRAM时向能访问SDRAM的宿主发起请求，通过能访问SDRAM的宿主来转发数据。第一种方法，当需要访问SDRAM的宿主太多时，全部挂在AHB总线上必然会影响总线效率，特别是影响CPU的效率，因为访问SDRAM时，AHB总线会将控制权交给访问宿主，这时CPU将不能访问AHB总线，等效于运行周期变长。第二种方法通过转发的方法来实现访问，同样访问周期加长，增加CPU的负荷。

发明内容