[发明专利]一种CMOS超宽带预分频器

说明书

技术领域

本发明属于时钟分频技术领域，具体涉及一种基于CMOS工艺的，适用于超宽带频率 综合器锁相环路的新型预分频器结构。

背景技术

随着宽带无线通信技术的发展，高性能时钟电路越来越成为这一技术深入发展的瓶 颈。高速预分频器作为频率综合器锁相系统中最为关键的模块之一，其主要功能就是将系 统最高时钟二分频，并且根据需要输出正交I、Q信号。此外，它可以将高速非50％占空 比信号二分频为50％占空比信号。它不仅决定了系统的最高工作频率，而且消耗了大部分 系统功耗。

目前，CMOS工艺条件下的高速预分频器主要基于电流模式逻辑(CML)结构(或称 之为源极耦合逻辑(SCL))。这种结构的差分对称性质可以很好地兼容压控振荡器(VCO) 的差分输出，不仅如此，它对带内噪声具有很好的抑制作用。因此CML结构具有很大吸 引力。

但是传统的CML结构存在以下两大缺点：

(1)由于宽带通信系统中锁相环的参考时钟频率往往比较低，而这种结构预分频器 虽然可以工作在几吉赫兹到几十吉赫兹工作频段，但是不能工作在兆赫兹数量级频段，这 给参考时钟的选择带来了难度或给设计带来了一定程度的不便。

(2)在高速应用中，这种结构的功耗随工作频率的提高而显著增大。

发明内容

本发明的目的在于提供一种基于CMOS工艺的，适用于超宽带频率综合器锁相环路的 新型预分频器结构，以拓宽电路的工作带宽，减小功耗。

本发明提供的基于CMOS工艺的，适用于超宽带频率综合器锁相环路的预分频器电路 结构，该结构包括两个主从结构差分模拟D锁存器，两个D锁存器接成负反馈形式，输入 的差分信号，可以为正弦波，也可以为方波。其中，每个D锁存器的具体电路结构如图3 所示。

本发明中，CK和CK是输入差分信号，既可以是来自VCO的正弦信号，也可以是 VCO经缓冲器之后的方波信号。

本发明中，一对差分NMOS管M7、M8构成逻辑部分，工作在时钟的跟随相，即CK 信号的正半周期，其栅极接输入信号；一对交叉耦合的正反馈NMOS管M5、M6构成锁 存部分，工作在时钟的锁存相，即CK信号的负半周期；一对PMOS管M2、M3构成一对 动态负载，工作在时钟的跟随相，与逻辑部分一起构成一种共源差分放大电路，提供一定 增益；NMOS管M9构成逻辑部分的动态偏置，工作在时钟的跟随相。

本发明中，一对PMOS管M1、M4构成另外一对动态负载，工作在时钟的锁存相。 PMOS管M1、M4可以有效弥补低频段锁存相输出接点的漏电流损失，降低频率下限。

本发明中，NMOS管M10构成锁存部分的动态偏置，工作在时钟的锁存相。NMOS 管M10减小了输出节点的动态范围，有利于降低功耗。

本发明所有信号工作在大摆幅时钟控制状态，因此采用大信号分析方法优化各个管 子。本发明仅提供定性的优化方法。

首先分析逻辑部分NMOS管M7、M8，见图4。在上述方案中，为使输出迅速跟随输 入，要求：(a)输入放大器要有一定增益；(b)输出节点，即NMOS管M7、M8的漏极 RC时间常数尽可能小。由于NMOS管M7、M8仅有一个导通，且工作于饱和区，不妨设 NMOS管M7导通，NMOS管M8关闭。则PMOS管M3仅将输出节点OI拉至电源电压V_DD。 而M2工作于线性区，其导通电阻为R_on,23＝{μ_pC_OXS₂₃(V_DD-|V_THp|)}^-1

其中μ_p为PMOS管的电导率；C_OX为PMOS管氧化层厚度；V_YHp为PMOS管阈值电 压。S₂₃为PMOS管M2、M3的宽长比。

因此输出的正向峰值电平为电源电压V_p+＝V_DD，负向峰值电平为

V_p-＝V_DD-I_D，9R_on，23，