[实用新型]高速数据采集器

说明书

技术领域

本实用新型涉及高频数据检测系统的高速数据采集器，尤其是基于CPLD(复杂可编程逻辑器件)，采用VHDL(高速硬件描述语言)硬件描述语言设计的高速数据采集器。

背景技术

传统的高速数据采集器，通常采用单片机或DSP作为主要控制模块，控制ADC、存储器和其他外围电路的工作。随着数据采集对速度性能的要求越来越高，传统采集系统的弊端就越来越明显。单片机的时钟频率较低且需用软件实现数据采集，这使得采集速度和效率降低，此外软件运行时间在整个采样时间中也占很大的比例。而CPLD(复杂可编程逻辑器件)有单片机无法比拟的优势。CPLD时钟频率高，内部延时小，全部控制逻辑由硬件完成，速度快、效率高。在此技术基础上，满足了数据采集对速度的要求。可应用于雷达、声纳、图像处理、语音识别、通信、瞬态信号测试等领域。

实用新型内容

通常在低速高速数据采集器中常使用MCU(微处理器)来控制，但在高速数据采集系统中，往往会受到MCU的软件运行速度的影响，而且随着器件速度的提高ADC，RAM，MCU之间的时序同步问题也会显现出来。因此本实用新型使用了高速、多I/O口的CPLD芯片来控制ADC和RAM等，从而很好的解决了采样速度过高时的时序同步的问题。

本实用新型解决其技术问题所采用的技术方案是：以CPLD为中心，主要包括数据采集电路、数据处理、数据存储、电源模块等几部分。

高速数据采集器主要由一片高速AD芯片和一片Altera的CPLD芯片构成。CPLD内部实现的功能模块主要有：

(1)消抖模块。完成对工作模式控制信号的软件消抖。

(2)控制模块。接收采集模式开关发出的开始采样信号START，实现对ADC的控制，开始AD转换；负责各部分的逻辑控制及AD采样数据的编祯处理模块，是高速数据采集器的核心部分。

(3)FIFO存储器模块，并能发出半满和空信号。半满时，发出一个HalfFlag信号，通知相关部件可以读数，FIFO存储器为空时，发出一个EmptyFlag信号，提示相关停止读数。

CPLD的功能逻辑使用VHDL语言来实现，这是一种硬件描述语言，主要用于描述数字系统的结构、行为、功能和接口。使用VHDL语言设计硬件电路时，可以使设计者免除编写逻辑表达式或真值表的工作。这样使硬件电路设计的难度有了大幅度的降低，从而可以提高工作效率，缩短硬件电路的设计周期。

本实用新型的有益效果是，完成了高速、多通道的数据采集系统的CPLD设计，该电路具有电路简单、体积小等优点。利用EDA工具和语言对CPLD进行设计、仿真和验证，这便于设计的修改和优化，缩短了产品的开发设计周期。由CPLD具有在线编程的特点可以依据现场的具体情况，对FPGA的内部逻辑配置进行修改，进一步增加了系统应用的灵活性，经测试该设计是一种比较理想的多通道、高速数据采集方案。

附图说明

图1是本实用新型的外型示意图。

图2是本实用新型的电路原理框图。

具体实施方式

下面结合附图和实施例对本实用新型作进一步说明。

如图1中所示，本实用新型的器中①为数据采集的启停开关；②为高速数据采集器的电源输入端；③为输入的模拟信号；④为输出的数字信号；⑤为数据准备就绪与否的标志。

如图2中所示，内部是以CPLD为中心，主要包括数据采集电路、数据处理、数据存储、电源模块等几部分。

高速数据采集器主要由一片高速AD芯片和一片Altera的CPLD芯片构成。CPLD内部实现的功能模块主要有：

(1)消抖模块。完成对工作模式控制信号的软件消抖。

(2)控制模块。接收采集模式开关发出的开始采样信号START，实现对ADC的控制，开始AD转换；负责各部分的逻辑控制及AD采样数据的编祯处理模块，是高速数据采集器的核心部分。

(3)FIFO存储器模块，并能发出半满和空信号。半满时，发出一个HalfFlag信号，通知相关部件可以读数，FIFO存储器为空时，发出一个EmptyFlag信号，提示相关停止读数。

CPLD的功能逻辑使用VHDL语言来实现，这是一种硬件描述语言，主要用于描述数字系统的结构、行为、功能和接口。使用VHDL语言设计硬件电路时，可以使设计者免除编写逻辑表达式或真值表的工作。这样使硬件电路设计的难度有了大幅度的降低，从而可以提高工作效率，缩短硬件电路的设计周期。